[参考译文] ADS114S06：数据表中缺少启动时序

哦、还有一个问题：

图 83 还提到、5MHz 在该窗口期间轮询 RDY 时、SPI CLK 必须小于最大值的一半（因此<SPI）。  这是为什么？  如果我们不满足这一要求会发生什么情况？

- Bill

嗨、Bill Argabright

POR 和复位是两个不同的东西、因此将一个与另一个进行比较没有太大的价值。 例如、内部振荡器在复位期间不会关闭、因此复位后没有振荡器启动时间

我想您提到了这一点、但请注意、td (RSSC) 是最短时间、而不是最长时间。 这意味着在复位后您能够与器件通信之前需要至少 4096 个 SCLK、但可能需要更多时间（请注意，不存在上限）。  

您是否看到器件在复位后从未就绪的行为、或者不同器件只需要不同的时长？ 如何确定器件何时准备就绪、您只是发送命令并等待响应？

关于 POR 期间的 SCLK 问题：与许多规格一样、这只是器件的设计方式。 违反此规格意味着在此期间您可能无法从 ADC 获得正确的响应。 因此、器件可能已准备就绪、但您可能没有意识到、或者您可能会得到误报。

-布莱恩

你好、Bryan！

因此 4096 个时钟周期是不够的、并且没有最大值、我认为这是个问题。  td (RSSC) 是 复位后开始与器件通信所需的时间。  这 不是 器件就绪（RDY 位/STATUS 寄存器位 6 变为低电平）之前所需的时间。

我们看到的问题是（在 4 个电路板中的 2 个电路板上）即使在复位后等待~5000 个 fclk 周期（比所需的 4096 大 25%）、RDY 位（状态寄存器位 6）仍然没有就绪。  并且由于我们在重试之间（可能错误地）将复位置为有效、因此我们始终无法看到 ADC 准备就绪。  我们在这里简单地等待更长时间 — 3ms 即可解决问题。  但没有最大时间（不能保证 4096 个 fclk 周期）。

因此、我尝试了解复位与 ADC 就绪（RDY 位/状态位 6 变为低电平）之间的预期时序是多少。

我们的首选解决方法是、在重置后：

• 等待~5000 个 fclk 周期
• 开始轮询以设置 RDY 位（状态寄存器位 6）
• 在_____秒后超时（或重试）并发出错误。

在轮询 RDY 时、我们应该等待多长时间、然后才放弃并发出错误消息？

我怀疑数据表中至少列出了 4096 个 fclk 周期、因为它告诉我们我们必须至少等待该时间。  换言之、它保证在 4096 个 fclk 周期内准备好进行通信 — 也就是说，4096   个 fclk 周期实际上是最大值、因此我们必须至少等待该时间。  您能否仔细检查一下这是否准确？

- Bill

尊敬的 Bill Argabright：

感谢您澄清情况。 我会注意到、规格提供了器件就绪后必须等待的最短时间、但可以更长。 所以我不知道你是什么意思“实际上最大“在你的最后一篇文章。  

如果可能、我已在内部联系、以了解我是否可以获得更多信息与您分享。 但我们可能没有表征最长时间、这就是为什么数据表中未包含该时间的原因。 预计这需要几天时间

-布莱恩

我认为最小值 4096 是告诉用户 (ME) 等待多长时间、而不是描述设备本身的工作方式。

尊敬的 Bill Argabright：

当然,我认为这是一个公平的陈述。 它只是不告诉你,你需要完全等待那么长,而是你需要等待至少那么长

我已内部联系以获得更多信息、但尚未听到任何消息。 如果我了解更多信息、我将在下周跟进  

-布莱恩

太棒了、谢谢！

为了重申我也需要回答的另一个问题 — 图 83 展示了在 ADC 就绪（RDY 位/状态位 6 变为低电平）之前 2.2ms 等待时间的两部分：

1. “内部振荡器启动“使用了多少 2.2ms？
2. “Internal Configuration“使用了多少 2.2ms？
3. 通过 RESET 引脚复位后是否会发生“Internal Configuration“？

对于#3、我们认为是这样的、因为在复位后等待 1.25ms（比所需的 td (RSSC) 延迟时间长~25%) 对于我们检查的 4 个器件中的 2 个而言不足够 — 在此时间之后 RDY 位仍为高电平。

- Bill

尊敬的 Bill Argabright：

「我知道,我知道你想要我。 到目前为止、我还没有听到任何消息、因此我将在星期一 Morning 再次向他们发送 ping

-布莱恩

尊敬的 Bill Argabright：

还有两个问题：

1. 我是否可以假设您始终使用内部振荡器、即您未向 ADC 提供外部时钟？ 考虑到您提出的问题、这似乎是合理的、但我想确保这一点、因为我知道您无法分享您的原理图
2. 为了澄清一点、您只讨论使用 RESET 命令或 RESET 引脚复位器件、即我们不讨论上电复位 (POR)？ 因此、当系统首次上电时、您需要等待 2.2ms、然后才能开始与器件通信、一切都正常。 然后、在稍后发送复位命令或切换 RESET 引脚、然后在 4096 个时钟之后、RDY 位仍为高电平？ 只有在等待 1.5ms 到 3ms 后、您才会一直看到 RDY 转换为低电平？ 再次、只是尝试确认、因为至少原始帖子显示 

   简化了问题 — 在 2 块电路板上、ADC 正确启动、我们可以与它进行通信、而在另 2 块电路板上、它没有。

   在我看来、这意味着启动 (POR) 问题、而不是通过命令或引脚重置的问题（两个时序不同）

-布莱恩

1. 是的、我始终在使用内部振荡器
2. 完整的上电序列如下所示：
   • 通电
   •  配置 FPGA 时、ADC IN 保持在复位状态（FPGA 输出为高阻抗、ADC 复位引脚上有一个下拉电阻）
   • 上电~1.5s 后、FPGA 会进行配置并尝试与 ADC 通信（这远长于所说的 2.2ms）
   • FPGA 释放复位、等待~1.25ms、读取 RDY 位的状态寄存器
   • 如果 ADC 未就绪（RDY 位仍为高电平）、它会再次复位 ADC、并再次尝试上述步骤。
   • 尝试执行上述 2 个步骤 3 次、如果 ADC 仍然不是 RDY、则会失败。

这肯定不是 POR 复位问题、因为我们正在等待一个有效周期（1.5 秒）。  因此、图 83 中的 POR 步骤必须在“常规“复位（即来自 RESET 引脚或 RESET 命令）之后发生、这可能只是在 “内部配置“期间寄存器设置回其默认值。

否则、我不知道如何解释这样一个事实：（在 4 块电路板中的 2 块上）即使在等待 1.5s POR 后、ADC 也未就绪（即 RDY 位仍为高电平）、然后在复位后~5000 个 fclk 周期（比所需周期多出 25%）。

- Bill

尊敬的 Bill Argabright：

感谢您提供此信息

您能否尝试在上电（而不是低电平）期间将 RESET 引脚保持在高电平、看看这是否会改变行为？

此外、一旦您能够从器件（即其就绪）读取数据、就可以尝试切换 RESET 引脚、以查看 RDY 引脚是否在 4096 个 SCLK 后下降至低电平。 换句话说、请尝试将 RESET 引脚与 POR 去耦、并查看是否所有器件在只是切换复位时都以大约 4096 个 CLK 的速率进行响应

-布莱恩

目前、方向是默认将 ADC 保持在复位状态、直到 FPGA 就绪。  这样、FPGA 就控制一切。

此外、一旦您能够从器件中读取（即器件就绪）、就可以尝试切换 RESET 引脚、查看 RDY 引脚是否在 4096 个 SCLK 后下降至低电平。 换句话说、请尝试将 RESET 引脚与 POR 去耦、并查看当您只是切换 RESET

由于电路板已发货、我将在一段时间内无法对此进行测试。  不过、如果这确实有效、则意味着在 RESET 和 POR 之间建立连接。  类似地、POR 功能会保持关闭、直到 RESET 引脚在上电后首次变为高电平。

您是否可以通过某种方法确认这实际上是在芯片设计中进行的（并应在数据表中添加注释）？

这将为我们回答这个问题、我们将满怀信心地等待图 83 中提到的 2.2ms、这样就足够了。

- Bill

尊敬的 Bill Argabright：

我将与我们的团队联系以获取他们的反馈、因为您目前无法尝试

-布莱恩