Other Parts Discussed in Thread: TLV320DAC3100EVM-U
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器件型号： DAC3100
您好：
我有疑问、感谢您的支持。
我使用 DAC3100 具有以下配置：
P0 / R27 = 0x3C（I2S、32 位、BCLK =输出、WCLK =输出）。
更改采样率时会产生大量噪声。
为了防止出现这种噪声、我尝试将输出静音；但是：
DAC 静音 (P0/R64) 会引入显著的砰砰声
模拟音量 (P1/R36、R37) 会在衰减时引起明显的拉链噪声、从而产生额外的噪声
另一方面、使用 TLV320DAC3100EVM-U（其中 BCLK 和 WCLK 配置为输入）时、这些噪声相对较小。
导致大噪声的主要原因是否是 BCLK 和 WCLK 配置为输出？
除了将 BCLK 和 WCLK 设置为输入之外、是否还有其他应对措施？
为了便于您参考、我已经确认将所有其他设置（BCLK 和 WCLK 除外）与 EVM 匹配不能改善该问题。
此致、
