请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号： ADS127L18
您好：
我使用的是多个 FPGA/ADC 对、它们彼此很远。 FPGA 具有相同的源时钟、它们从中产生自己的较慢 CLKIN。
我必须在 ADC 之间同步 START 和 CLKIN。 CLKIN 同步可能会在特定 CLKIN 上引入干扰。
芯片在采集之外是否可以容忍这种情况？
更笼统地说、CLKIN 是否应该是自由运行的、即使在收购之外也是如此？
