[参考译文] ADS42JB49：为什么错误计数会上升？ I#39;m 正在实施 TI JESDIP。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1066824/ads42jb49-why-does-the-error-count-go-up-i-m-working-on-a-ti-jesdip-implementation

TI JESD204C IP 被置于 Xilinx 超大规模上，并连接到 ADS42jb49。

根据 TI JESD20T IP 文档，MASTER_RESET 和 SYNC_RESET 信号已升高和降低。 
并确认数据已从 ADC 传输到 FPGA。 

已确认车道锁，Rx 数据有效信号显示为1。 

​​ADC 的 JESD 和 FPGA 的 JESD 的 K 和 F 值已设置，但未执行加扰。 

在我看来，lmfc 时钟似乎是正确的。 

当我将 ADC 设置为输出填充了1的数据，并查看从 FPGA 接收到的数据时，大多数是1，但有时会插入0。 
确认 eomf 错误计数增加了。 

设置的哪个部分未设置？