[参考译文] AFE58JD48：数据转换器论坛

您好，承安，

看一下你分享的 ILA 捕获，我认为有些事情是错误的，因为如果你看，RxStartFrame 信号会切换每一个连续循环，即1，0，1，0等等。

理想情况下应为1，0，0，0，1， 0，0，0，1...每4个周期。

其主要原因是 FPGA 中的解串器以40x 的速度运行，而传输速度为160x。 因此，您需要在 FPGA 上使用4倍 FS 时钟更快。

基于上述，我想确认以下几点：

1.您是否为 FPGA 提供了4倍更快的时钟(即120 MHz 时钟)？

2.在 FPGA IP 上，即接收 IP 上，编程的 F 值应为4。 (您正在编程8)

3.上的有效数据 将在信号 IntRxTvalid 变为高电平后出现。 IntRxTvalid 信号的上升边缘将在 IntRxTdata 上启动有效数据，该数据将是 D1，D2 (32位)，[D3，D4]，[D5， D6]，[D7，D8]，...

4. RxStartFrame 将跟随1 [在 D1期间，D2]，0 [在 D3期间，D4]， 0 [在 D5期间，D6]， 0 [在 D7期间，D8]

如果我的解释不清楚，请告诉我。

此致，

阿比希克

你好，很抱歉，你花了这么长时间才回复你。

我已经解决了这个问题。

根据下图(AFE58JD28 106x 模式下 JESD204B 传输的时序图)，一帧 AFE 数据(D1+D2+D3+D4或 D5+D6+D7+D8)的总宽度为64，而 XilinxJESD 的一条通道的宽度为32，对应于 Rx_data。 因此需要两个 XilinxJESD Rx_data 来传输一个 AFE 帧。  即，需要连续四个 Rx_data 来完成 D1+D3+D4+D5+D6+D7+D8数据的传输。

根据上述信息恢复 Rx_data 数据：

当 StartMultiframe =1时，接下来的四个数据是 DATA0[31:0]，Data1[31:0]，DATA2[31:0]和 DATA3[31:0]，然后：

CH1=｛DATA0[7:0]，DATA0[15:8]｝
CH2=｛DATA0[23：16]，DATA0[31：24]｝
CH3=｛Data1[7:0]，Data1[15:8]｝
CH4 =｛Data1[23:16]，Data1[31:24]｝
Ch5=｛DATA2[7:0]，DATA2[15:8]｝
Ch6=｛DATA2[23：16]，DATA2[31：24]｝
CH7=｛DATA3[7:0]，DATA3[15:8]｝
CH8=｛DATA3[23：16]，DATA3[31：24]｝

这样，每四个数据组就可以获得八个通道的采样数据(此处以 AFE lan1为例)。