[参考译文] ADS1282-SP：启动顺序

Daniele，您好！

您应该能够在不关闭 DVDD 的情况下关闭 AVDD/AVSS 的电源循环。 我唯一要考虑的是 模拟电源循环时模拟输入针脚的状态...

在内部，模拟输入通过 ESD 二极管连接到 AVDD/AVSS。 如果在模拟电源三列示的情况下驱动模拟输入，则 AVDD 可能是后备驱动的，浮点高达大约 VIN-0.4 V (典型的二极管降)。 只要对 AVDD 没有其他来源或争论，这种行为将是无害的。 但是，如果电路条件导致 ESD 二极管持续供电/下沉超过10 mA (根据数据表 ABS)。 最大额定值)，则会有一些问题，可能是设备 损坏，具体取决于设备处于此状态的时间。

为确保正确的 SPI 通信，数据表确实建议在 SCLK 信号出现故障时重置设备(或至少重置串行接口)，从而导致 SPI 外围设备和控制器不同步 (即 ADC 将 SCLK 上的故障解释为时钟脉冲，然后是控制器前面的1个时钟周期)。 由于 ADS1282上没有“/CS”信号来重置串行接口，因此这是一个预防措施，在加电期间，SCLK 信号可能是浮动的。 但是，当 DVDD 通电且应用了稳定(驱动) SCLK 信号时，我认为在 AVDD/AVSS 断电后，您不会遇到任何 SPI 通信问题。

此致，
克里斯

尊敬的克里斯托弗：

~引用 userid="53660" url="/support/data-bers-group/data-bers/f/data-bers-forum/1071347/ads1282-sp-power -sequence/3964650#3964650"]为获得正确的 SPI 通信，数据表确实建议重置设备(或至少串行接口)，以防控制器出现同步 SCK 信号故障 (即 ADC 将 SCLK 上的故障解释为时钟脉冲，然后是控制器前面的1个时钟周期)。 由于 ADS1282上没有“/CS”信号来重置串行接口，因此这是一个预防措施，在加电期间，SCLK 信号可能是浮动的。 但是，在 DVDD 供电且应用了稳定(驱动) SCLK 信号的情况下，我认为在 AVDD/AVSS 断电后，您不会遇到任何 SPI 通信问题。

我将让 ADC AVDD/AVSS 电源由 FPGA 循环，因此 SCLK 将在 AVDD/AVSS 电源循环期间驱动到 GND。

[引用 userid="53660" url="~ë/support/data-bers-group/data-bers/f/data-bers-forum/1071347/ads1282-sp-power -on"顺序/3964650#3964650"]

您应该能够在不关闭 DVDD 的情况下关闭 AVDD/AVSS 的电源循环。 我唯一要考虑的是 模拟电源循环时模拟输入针脚的状态...

在内部，模拟输入通过 ESD 二极管连接到 AVDD/AVSS。 如果在模拟电源三列示的情况下驱动模拟输入，则 AVDD 可能是后备驱动的，浮点高达大约 VIN-0.4 V (典型的二极管降)。 只要对 AVDD 没有其他来源或争论，这种行为将是无害的。 但是，如果电路条件导致 ESD 二极管持续供电/下沉超过10 mA (根据数据表 ABS)。 最大额定值)，则会有一些问题，可能是设备 损坏，具体取决于设备处于此状态的时间。

[/引用]

在上面，您可以看到我的电气原理图的摘录。

电气数据：

• AVDD/AVSS =+5V / 0V
• VREFP/VREFN =+5V / 0V
• AVDD/AVSS 和 VREFP/VREFN 由相同的高精度源提供
• ANP1/ANN1通过放大然后区分链通过1kohm 电阻器供电
• ANP1的额定电压范围为1V 至3.5V ( 电路图上有打字错误)
• ANN1将固定为1V，由图片左上角的 OPA 提供
• 提供保护二极管的目的是防止 ADC 的调制器损坏，以防差动输入超过调制器的动态(在本例中为2.5V)或任一引脚超过允许的电压摆动(即 AVDD-1.25V = 3.75V 或保持低于 AVSS+0.75V = 0.75V)

我的理解是，在最坏的正常情况下，每个输入引脚的电流不会超过5mA，因此您指出的问题永远不会发生，应该是吗？

此致，

丹尼埃尔