[参考译文] ADC09QJ1300EVM：输出振幅不足问题

您好，Muk,

对于第二个用例，您能否确认 CPLL 已锁定？ 可通过单击 GUI 上下面的按钮来检查它。 PLL 将被锁定，且将呈绿色。 您还可以确认何时使用  

另外，请确保在更改 RX_DIV 设置 TRIGOUT_EN 时已禁用，然后已启用。  

您还可以尝试不同的采样频率可能是1G 而不是800MHz，看看您是否仍然看到问题。  

此致，

Neeraj

你好，Neeraj-San

感谢你的回复。

-按下 EVM 标签中的按钮后，它们会确保 ADC PLL 标签的 PLL 状态为绿色。
如果 PLL 状态不是绿色，则不会输出时钟。
-更改 RX_DIV 设置时，TRIGOUT_EN 已关闭/打开，但这种现象没有得到改善。
・我附加了一个设置为1G aslo 的波形。

e2e.ti.com/.../amplitude_5F00_problem.xlsx

用于测量的示波器波段为300MHz，2.5GS/s
该探头为1GHz FET。

他们发现了不同的测试结果，有时良好，有时甚至坏，即使是800Msps 和500Msps (也是1Gsps)

他们是否可以 使用 GUI 设置修改输出振幅？ 此外，你有什么建议吗？  

此外，在 FS = 800Msps 时，FPGA PLL 在振幅接近500mV 时锁定。
但是，TI 的 JESD204 IP 的数据输出尚未确认。
使用 TI 的 JESD204 IP 时，是否有方法检查 Xilinx FPGA 收发器的输出？

谢谢

穆克

你(们)好

在 FS=500Msps、RX_DIV=64时 ，输出频率为49MHz。

听诊器的带宽足够了，对吗？

但是，他们有时会发现上述情况下的输出振幅问题。

(问题1)

请您在  实验室条件下进行测试吗？

板载50M Ref，FS=800Msps，JMODE10和 板载50M Ref，FS=500Msps，JMODE10

Rx_DIV = 16，32和64

R234 (DNP)  J9 TRIGOUT+侧和  R241 (DNP)  K9 RTIGOUT-侧

(问题2)

 通过 GUI 设置(更改频率设置)更改输出振幅的行为是否正确？

(问题3)

他们希望检查 JESD204 IP 中的 GTX 8b10b_rxtx 的输出

他们试图修改电烤炉，如下所示：

(*)    输出 [31:0]gt0_rxdata_out ，

但是，他们看不到这些数据。

   JESD204 IP 中是否有任何检查 GTX 8b10b_rxtx 输出的方法？

他们正在考虑调试方法。

谢谢

穆克