[参考译文] DAC38J84：DAC 输出错误

Renan，您好！

请问您的客户是否可以读回报警寄存器，以查看 JESD204链路或 DAC 电路中是否有一般错误？

要回答您的问题：

1.否，DACB 和 DACC 不需要处于休眠模式，输出接地

2.这是一个可靠性问题，DAC 可能会比平常更早发生故障。 它可能仍在运行，但 TI 无法确保其长期可靠性。

3. RESETB 是电平触发的。

你好，Kang，

对这一答复表示歉意。 请参阅我的客户的回复

基本上，我们可以读取寄存器并获得以下内容：
我们最新的测试表明，在寄存器 config100到 config107 (包括在内)上看到0x000a。
这8个寄存器报告了8个 JESD 通道中的每个通道的错误–数据表中将这两个错误位描述为：
BIT3 = write_error：如果写入请求和 FIFO 已满，则声明
BIT1 = READ_ERROR：如果使用空 FIFO 读取请求，则声明

我们不知道 FIFO 是什么，它们在哪里，也不知道我们是如何试图写入完整的 FIFO 或从空的 FIFO 中读取的——如果能获得有关这些寄存器的更多信息，我们将不胜感激。

此外，我们还在推动3V3的 RESETB 线-这是在现场生产的产品，因此不容易纠正，但了解这一问题本身是否可能导致 DAC 输出损坏将很有帮助？ 此外，如果我们能够永久驱动 RESETB 线，那么寄存器是否处于重置状态？

此致，

Renan

Renan 您好，

Serdes 输入以10位格式运行，采用8B/10B 编码 JESD204B 标准。 JESD204块将通过8B/10B 解码将编码的10位代码转换为8位代码。 由于传入的 SerDes 速率差为10/8，因此需要在接收的 SerDes 输入和 JESD204块之间建立 FIFO。  

如果存在 FIFO 问题，我建议客户检查 FPGA 与 DAC 之间的序列号速率是否不匹配，或者 FPGA 序列号块和 DAC 序列号块的参考时钟是否未对齐。

RESETB 具有到 VDDIO18导轨的内部上拉，VDDIO18导轨具有到其他模拟电源导轨的内部 ESD 二极管连接。 如果以3.3V 为 RESETB 线路供电很长时间，电压可能会泄漏到 VDDIO18中，并通过 ESD 二极管泄漏到其他模拟滑轨中。 我认为发援会不会立即失败，但实地的单位肯定会有生命周期问题。 设计师设计的 ESD 二极管在极短的高应力时期内非常坚固，但在高电压的恒定应力下，最终会有一个断点。