[参考译文] DAC38J82：SerDes PLL 无法锁定，FIFO 报告错误

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Other Parts Discussed in Thread: DAC38J82, LMK04828

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1080657/dac38j82-serdes-pll-cannot-be-locked-and-fifo-reports-an-error

部件号：DAC38J82
“线程： LMK04828，测试”中讨论的其它部件

您好，球队，

当我们的一个客户使用 DAC38J82 进行开发时，在配置参数后 Serdes PLL 无法锁定，FIFO 报告了错误；

客户使用 DAC3XJ8X GUI v1.3 软件生成所需的参数。生成参数后未进行任何更改。参数配置如下图所示。

LMK04828
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DAC3XJ8X
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此致，

罗艾米

3 年多前

0 admin 3 年多前

TI__Guru**** 2509345 points

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艾米

此错误通常与计时问题有关。这是定制电路板还是 TI EVM？

1. FPGA 和 DAC 是否接收到正确的时钟和 SYSREF (频率和振幅)？

2.同步的状态是什么？在 CGS 之后，DAC 发送的电压是否偏高？

3. DAC 和 FPGA (K，L，M，F，S，是...)？

4.提供时钟和电源后，DAC 是否发出硬复位？

请运行附带的仅 NCO 测试，该测试将验证 DAC38J82 SPI，时钟和电源是否正确。

此致，

吉姆

e2e.ti.com/.../7840.DAC38J84-100MHz-NCO-Test.pptx

0 admin 3 年多前

TI__Guru**** 2509345 points

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嗨，Jim，

非常感谢您的回复。为了回答您的问题和测试结果，我们将作出以下答复：

问：此错误通常与计时问题有关。这是定制电路板还是 TI EVM？

答：调试板是自定义板，是 LMK04828+DAC38J82的组合。

问：1. FPGA 和 DAC 是否接收到正确的时钟和 SYSREF (频率和振幅)？

答：由于没有保留测试点，因此只能从侧面推断时钟状态。通过 FPGA 内部的 ILA 检查 FPGA 接收到的时钟和 SYSREF 频率是否正确。由于从 LMK04828到 DAC 的时钟输出参数和到 FPGA 的时钟输出参数不同，并且当 DAC38J82采用 PLL 配置模式时，DAC 的 PLL 可以锁定。我认为 DAC 收到的时钟是正确的。

问： 2.同步的状态是什么？在 CGS 之后，DAC 发送的电压是否偏高？

答：完成 DAC 参数配置后，同步始终保持较高的水平，但不确定何时会升高。

问： 3. DAC 和 FPGA (K，L，M，F，S，是...)？

答：经过多次检查，两者的参数配置一致。

问： 4.提供时钟和电源后，DAC 是否发出硬复位？

答：实际工作流是：首先配置 LMK04828的参数。配置设备后，FPGA 输出低脉冲，重置 DAC，然后配置 DAC 参数。

问：请运行附带的仅 NCO 测试，该测试将验证 DAC38J82 SPI，时钟和电源是否正确。

答：根据您提供的信息以及设备型号，参数配置的屏幕截图如下：