[参考译文] ADS131M06：用于ADS131M06+AM2432的SPI时钟

您好Moonil：

这是否意味着CLCK和SCLK必须相同？

否，CLCK (或ADC端的CLKIN)不需要与SCLK相同的信号。 它们 应该来自同一来源，以便它们之间的相位差异最小(即，如果CLKIN和SCLK之间发生高到低的转换，并且它们在转换之间有持续的延迟)。  

有一个很好的文档说明了未同步CLKIN和SCLK如何导致抖动，但我找不到它。 我确实找到了这个视频，它概述了时钟不是从同一来源派生的高水平，以及该错误如何影响SNR： https://training.ti.com/delta-sigma-adcs-clocking 

这种设计选择是为了实现"最佳性能"。  在我们的默认配置中 ，我们的EVM上有晶体振荡器(Y1)(确切地说是ADS131M08EVM，它来自同一系列)，SCLK是从板上生成的(通常从随EVM捆绑的PHI板上生成)。 在这种情况下，CLKIN和SCLK不仅有不同的信号，而且它们是从不同的源派生而不是同步的。 IT EVM工作正常。

接下来的自然步骤是了解如何使SCLK和CLKIN同步，因为您知道同步它们的重要性。 Sitara MCU (AM2432)非常强大，但我不是它的专家(我是ADC方面的专家)。 如果出现以下任一情况，我不会感到意外：

• 该器件有一个内部振荡器，您可以从 该内部振荡器中选择SPI外设(SCLK)和“CLKOUT”(CLKIN)
• 该器件可从外部晶体获取“CLKIN”信号，该信号进入PLL，然后派生时钟，可发送到SPI外围设备和“CLKOUT”

如果您需要帮助，请告诉我，我可以通过Sitara团队回答您的问题。

例如，我认为CLKIN=8.192MHz和 SCLK=20MHz (fyi，SPS 8K，OSR 512)可以工作，但根据数据表，这种组合似乎不起作用。

现在知道无需同步CLKIN和SCLK。 让我们回顾一下规格：

SCLK：  

最小时间40ns是25MHz的最大频率，因此您可以在那里进行操作。

CLKIN：

最大频率为8.2MHz或8.4MHz，因此您也可以在这方面找到合适的频率。

对于记录，f_SCLK = 25MHz和f_CLKIN = 8.192MHz是非常常见的配置。

最佳，

-Cole