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部件号：ADS8556 祝你好。
我正在开发一个项目，以使用VHDL将ADS8556并行接口与FPGA接口。 我正在为该项目使用自定义FPGA板。
在编码和测试过程中，我有很多疑问，希望得到澄清。
1，ADS 8556的内部时钟频率为36 MHz。 因此，我将FPGA编程为在36 MHz和72 MHz下运行。 在这两种情况下 ，我都只得到一个暂时的忙音信号。 所以我尝试了18 MHz和12 MHz，得到了繁忙信号(1.2微秒)。 那么我应该使用哪个时钟频率？ 同步在并行接口中是否重要？
2.使用半或三分之一的内部频率，我对FPGA进行了如下编程。
答 重置convst，RD，WR等的状态
b.如更新CR中所示，我配置了CS和WR信号，并将数据31-16和15-00置于数据总线中。
c.在启动读取阶段后。使用CONVST和BUSY。 当CONVST被设为高电平，并且在这种状态后繁忙变为零时，我将CS和RD信号设为低电平并尝试读取数据。
波形附在下面。
在此波形中，通道1代表占线信号，通道2代表CONVST信号。
我尝试通过此代码只读取一个通道CH A0。
因此，从繁忙信号我认为ADC工作正常。
但没有从ADC获得数据。 我在ADC DB的随机通道中得到的是小400mV脉冲，而不是实际数据。
