尊敬的
请推荐我使用与Altera Megafunion ALTLVDS_RX和ALTPLL兼容的任何Xilinx IP内核。 我正在 使用Xilinx VC 707套件配置ADS4249。 在浏览 了有关如何将Altera FPGA连接到高速LVDS接口数据转换器 TIDA-0.0069万的FPGA固件示例之后 ，我需要Xilinx IP核心来支持示例代码中使用的Altera megafunctions。
此致
FRK
您好，
该TI设计展示了使用Altera函数实现LVDS数据转换器(ADC和DAC)接口的示例，该TI设计利用了与ADC和DAC EVM配合使用的TSW1400捕获卡中完成的工作。 我们没有围绕Xilinx功能构建类似的设计。 我们确实有旧的TSW1200捕获卡，它将与LVDS ADC EVMS连接，包括您提到的ADS4249，但我们没有将该代码转换为TI设计。 我们在TSW1200 (围绕Virtex4构建)中使用的Xilinx函数是IDDR单元和IDELAY单元。 下面是IDDR单元和IDELAY单元如何用于实现ADC接口的示意图。 IDDR单元将传入的DDR数据锁定在LVDS时钟的上升和下降边缘，IDELAY单元用于根据需要为时钟或数据添加延迟，以满足IDDR单元的设置/保持计时。 在您的设计中， 您需要使用Xilinx静态计时分析工具来确定关闭计时所需的IDELAY设置，因为计时特定于您要使用的TextVir7 FPGA。 如果您提供了电子邮件地址，我可以将TSW1200中的源代码作为示例发送。
此致，
Richard P.
如ADS4249的数据表中所述"
偶数数据位(D0，D2，D4等)在CLKOUTP上升沿和奇数数据位(D1，D3，
D5等) 在CLKOUTP下降边缘输出时，必须使用CLKOUTP上升和下降边缘来捕获所有数据位。”我的问题是，我们不是只使用上升边缘或下降来捕获所有 数据位。为什么我们甚至在一个边缘和奇点 其他.谢谢
尊敬的Jim：
感谢您的友好回复，
这意味着我应该为每个数据和时钟差分对使用一个IBUFDS，以便为每个7 个差分数据对提供一位输出，以此类推。 然后，我们应该收到我们关于钟的每一个上升和下降的边缘的数据，就像我所附的图片一样。
是的，我使用的是一个ADC，而我只使用它的通道A。
还有一件事，您在早期的帖子(4213.Interfacing to FPGA app note.pdf)中为我提供了并行接口的链接，但在浏览之后，我发现该文档中有串行接口的描述，您是否可以为并行接口提供建议。
谢谢，此致
FRK，
查看此附件是否 有帮助。 下面也是从旧过账到另一位有类似问题的客户的情况。
您好，
该TI设计展示了使用Altera函数实现LVDS数据转换器(ADC和DAC)接口的示例，该TI设计利用了与ADC和DAC EVM配合使用的TSW1400捕获卡中完成的工作。 我们没有围绕Xilinx功能构建类似的设计。 我们确实有旧的TSW1200捕获卡，它将与LVDS ADC EVMS连接，包括 您提到的ADS4249，但我们没有将该代码转换为TI设计。 我们在TSW1200 (围绕Virtex4构建)中使用的Xilinx函数是IDDR单元和IDELAY单元。 下面是IDDR单元和IDELAY单元如何用于实现ADC接口的示意图。 IDDR单元将传入的DDR数据锁定在LVDS时钟的上升和下降边缘，IDELAY单元用于根据需要为时钟或数据添加延迟，以满足IDDR单元的设置/保持计时。 在您的设计中， 您需要使用Xilinx静态计时分析工具来确定关闭计时所需的IDELAY设置，因为计时特定于您要使用的TextVir7 FPGA。 如果您提供了电子邮件地址，我可以将TSW1200中的源代码作为示例发送。
此致，
Richard P.
