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部件号：ADS41B25EVM 线程中讨论的其他部件：ADS41B25， LMK61A2-125M00EVM
我正在测试ADS41XX/58B18EVM (ADS41B25)板与Altera MAX 10M50D评估板，通过 HSMC-ADC-bridge Rev. C1接口板。
对正弦波采样时，信号似乎环绕。
原因可能是什么？
我正在测试ADS41XX/58B18EVM (ADS41B25)板与Altera MAX 10M50D评估板，通过 HSMC-ADC-bridge Rev. C1接口板。
对正弦波采样时，信号似乎环绕。
原因可能是什么？
我已经尝试依次为这两种设置ADC。 这似乎没有什么区别。 对于正弦波的峰样本，峰值在正和负半个周期内相互交叉，这使我相信其他的东西是错误的。
当查看3-4个峰值样本的二进制模式时，它们的MSB与同一半个周期中剩余样本的MSB相反。
如果我从负半个周期中减去满刻度值，窦性会变为正常，但当我无法根据样本值来确定时，我如何在时间范围内选择要减去的样本...
这些波形非常清楚地显示了信号是如何环绕的。 我不理解的是这是怎么发生的。 我正在显示来自12位ADC的12位值。
我尝试了Offset Binary和2'补码，并且都使用跳线和串行链路。
同时，JP9和JP12处于位置。 1-2和JP11丢失。 在串行模式下，所有三个都处于位置。 2-3. 我可以在串行模式下验证是否正在配置ADC。 例如，我可以将ADC设置为输出测试斜坡。
时钟由LMK61A2-125M00EVM (SO 125 MHz)生成。
我没有使用外部运算放大器或ADC的增益功能。
对于正弦波，输入为5MHz 0.5Vpp，无偏移。 我也尝试了50mVpp，结果类似。 对于非正弦波形，它是由FPGA上的2.5V引脚生成的脉冲。
我知道适配器主板可以互换+和-，所以我已经在FPGA中对其进行了补偿。
测试斜坡如下所示。
如果我在FPGA中编辑LVDS接口以不补偿接口板上的开关极性，则信号会变得非常不同。
