[参考译文] ADC12J4000：使用两个交错4Gsps ADC12j4000 s获得8 GSPS

Chandra，

有4个内部ADC内核交错，采样速率为1 GSPS。

交错ADC时，存在许多问题，如ADC增益和DC偏移。 校准设备并帮助最小化增益和偏移。 时间安排往往是这里的另一个问题。  即使应用于2个ADC的时钟正好偏离相位180度，孔径延迟中的部分到部分变化将导致实际样品事件的不理想交错计时。 实际上，这意味着两条ADC时钟路径都需要非常精细的步长可调整时间延迟。 ADC本身不包括任何采样计时调整。

正时调整电路需要有足够精细的步骤，以便将正时不匹配调整为非常小的值(理想情况下为小分)，并有足够的调整范围来覆盖设备之间的零件间的变化。 假设电压和温度相似，主要影响因素是工艺变化。 设计仿真估算给出孔径延迟的变化，这是由于+/- 20 % 顺序上的过程变化所致。 对于0.64ns的典型孔径延迟，每台设备的变化可能为+/- 128ps。

在4 GHz时钟上实现这种延迟调整范围和步长并显著增加抖动是使用此器件实施交错ADC解决方案的主要挑战。

根据输入信号的振幅和频率以及不匹配的数量，可以计算因偏移，增益和时间不匹配而产生的脉冲量。 FS/2因偏移而出现的突起以及FS/2-Fin由于时间和增益不匹配而导致的突起是主要降解。

请查看以下文档，这些文档描述了各种常见和详细的计算方法：

http://www.ti.com/lit/an/slaa617/slaa617.pdf

http://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=91.5383万