尊敬的团队：
请参阅下面我的客户的问题。
他们使用以下体系结构
所有时钟(包括周期SYSREF)都是从一个时钟生成器(si5338，抖动0.7ps)驱动的，该生成器来自TCXO (M602，0.28PPM)。
下面的BD说明了连接性(SYSREF共享，因为生成器只有4个输出)：
我们在ADC始终打开(不是断言全局电源关闭)，重置和取消复位收发器以及每次数据保持在同一位置(实现确定性延迟)时进行一些实验。
但是，在断言全局电源关闭后，我们无法实现确定性延迟，我们观察到数据在±2 SYSREF (从中心跳转2次)内。
我们如何在断电时也实现确定性延迟？
此致，
NIR。
