[参考译文] TSW1400EVM：逻辑分析，tsw1400数据收集

您好，

很抱歉，我 不知道问题是什么。   请您解释一下。  如果您想在分析ADC EVM (如您提到的EVM)时了解TSW1400可以为您做些什么， 您可以参阅TI网站上的TSW1400用户指南和HSDCPro -这是TSW1400的GUI。   这将告诉您TSW1400和HSDCPro GUI能够为您做什么。

谢谢！

Richard P.

感谢您的回复
我想使用我自己的作品来处理Quartus ADS54RF63控件生成的工作。 您能提供建议吗？ 我使用了生成的Quartus。 RBF文件亮起指示灯

您好，

我仍然不明白您的要求。    您是否正在尝试在TSW1400中编辑FPGA固件以执行您自己的设计？  ADC接口有问题吗？    编写TSW1400的源代码是为了处理多种不同的ADC类型，并且有寄存器被写入固件，以便为一个EVM或另一个EVM进行设置。  HSDCPro安装有一个ini文件文件夹，其中包含不同EVM的固件设置。   查看ADS54RF63的ini文件，我在ini文件中看到以下行：

check_fclk=0
SRF=1
DF=1
ADC_TYPE=0
ADC_CHECT=0
最大采样率=5亿
fclk_code=0
配置1=24
config6=0
config7=0

如果您重新编译源代码以执行其他操作，并且您还没有根据HSDCPro使用这些ini文件参数设置ADS54RF63所需的寄存器，则固件的行为会有所不同。  也许这是您的问题。

此致，

Richard P.

你(们)好

 我有一个关于ADC接口的问题。

我想知道FCLK_M(P)意味着什么，因为我检查了ADS54RF63数据表 ，FCLK表示 MSB_6 (ADC数据输出位)，我检查了TI的一个示例，它也不用于ADC。

您能否就 关键定义中的ADC和tsw1400接口(特别是MSB_6 (ADC数据输出引脚)提供建议？

您好，

不同原理图上连接到连接器引脚的名称只不过是名称而已。   我们的TSW1400捕获卡支持多种不同的EVM，有些EVM是单通道，另一些是两个或更多通道，每个通道的位数从8位到16位不等。   我们无法在每个EVM的连接器引脚上放置单一名称。    您需要做的是按照EVM的原理图从所有LVDS输出到其连接的连接器引脚。  然后按照相同的连接器引脚连接到捕获卡上的FPGA，为自己获取有关哪个FPGA引脚连接到哪个ADC引脚的映射。  然后，您可以在FPGA代码的约束文件中使用这些FPGA针脚，将这些LVDS信号分配给这些FPGA针脚。  

在某些EVM上，连接器引脚对可能是 12位总线的第5位(如果是ADS5463)，也可能是14位总线的第7位(如果是ADS5474)。   或者在我们的一些其它EVM (如ADS5282)上，这对连接器引脚可能称为FCLK或帧时钟。    无论名称如何，一旦将特定EVM插入连接器，FPGA固件就必须以正确的方式将其用于您当时插入 的EVM。

此致，

Richard P.

您好，

您可以使用任何所需的FPGA电路板，但您仍需要跟踪所有原理图，以找出哪些FPGA引脚将接收来自ADC EVM的信号，并相应地编写FPGA固件。  您还必须检查FPGA数据表，以确保FPGA引脚能够以所需的数据速率接收LVDS信号，并且时钟信号所连接的FPGA引脚能够接受时钟输入。   ADS54RF63没有任何可编程寄存器，因此无需对ADC进行配置-只需写入FPGA固件即可正确接受ADC输出的数据格式。  

此致，

Richard P.

您好，

我不建议将FPGA的时钟用作ADC的样例时钟。  时钟可能会有太多抖动 ，无法提供良好的性能来实现数据转换器能够实现的SNR。    ADC的数据表具有典型的时钟振幅规格，但通常没有指定最小振幅。  通常会有一个SNR和SFDR图作为时钟振幅的函数，显示交流性能如何在较低时钟振幅下开始下降，从而允许用户根据可承受的性能损失程度选择自己的适当最低规格。   例如，在ADS5463数据表中，图59和60就是此类时钟振幅性能图示的示例。

此致，

Richard P.