你(们)好
我使用Xilinx FPGA和DAC38J84来建立JESD204B开发环境。 现在我对同步信号有一些问题。 无法切换我的同步。 始终保持较低水平。 我知道CGS未通过。
FPGA始终传输/K FPGA/ 28.5 ，我可以在示波器上看到波形。 我不知道怎么了。 此错误是来自寄存器配置还是PCB设计？ 如何处理？
Jim
我现在轮到你。 我对dac38j84有一些疑问，如下所示。
1.我将JESD车道映射到SerDes车道，就像想象中的那样。 我配置到daca的数据路径A，到DACB的数据路径B，到DACC的数据路径C，到DACD的数据路径D。 如果我将数据传输到RX1和RX2，是否可以从与RX1和RX2对应的daca获取波形。
2.配置4，配置5，配置6的功能是什么。 如果我屏蔽了一些警报和错误，对DAC的使用是否有任何影响？
3.五人系列的功能是什么。 如果fifo已满或为空。 如何修改此错误？
此致
LvZhipeng
Jim
1.对不起。 也许我的描述让你感到困惑。 当我使用8个通道时，我将Serdes通道映射 到JESD通道，如第一幅图像所示。daca的输出是否与RX0和RX1的数据输入相对应。 RX2，RX3 == DACB， RX4和RX5 == DACC，RX6和RX7 == DACD。
如果我只使用两个通道，我将使DACB~DACD处于休眠模式。 我将lane2~lane7映射到link1，并将lane0，lane1映射到link0。 我设置 sysref_mode_link1 = 000，sysref_mode_link0 = 001 (配置92 0x0001)，我将寄存器配置74位15 ~位8设置为0x03，以仅启用SerDes lane0和lan1。 我把JESD巷映射到Serdes巷作为第二个想象。 如果我将数据传输到RX0和RX1，我是否可以从daca获得输出？
2.如果我掩蔽了config4，config5，config6中的错误和标志，我是否可以在config 100~108中设置警报和错误指示以及警报引脚。
3.我已制作了一个新的主板，并将DAC38J84替换为DAC39J84。 当我仅为DAC39J84供电时，输出引脚 IOUTAP~IOUTDP，IOUTAN~IOUTDN具有1.778V输出。 但是 IOUTAP~IOUTDP，IOUTAN~IOUTDN的终端电压是0.5 数据表第6页中描述的-IOUTAP~1.0V。 为什么DAC输出的默认输出如此高？ 对吗？ DAC39J84的正确默认输出电压是多少？
4.我的DAC采样速率=600MHz，
LMF =841，HD =1，k =32，插值速率=1，sysref =9.375MHz，使用所有sysref模式，我没有在LMK0.4828万中启用DDLY和ADLY。
FPGA Virtex7 xc7vx690T。
FPGA参考clk = 150MHz，SerDes速率= 6Gbps。 SerDes PLL输出为3GHz，半速率。 我可以通过报警引脚在示波器上看到波形，频率为SerDes PLL输出/80 = 37.5MHz。
config108显示SerDes PLL已锁定。
我的操作顺序：
(1)为FPGA，DAC39J84和LMK0.4828万供电。 SYNC_N_AB和SYNC_N_CD逻辑高。
(2)重置Xilinx JESD204B IP核心，使JESD204B IP核心仍重置，发射器不传输任何字符。
(3)配置DAC39J84，SYNC _N_AB和SYNC_N_CD仍然较高。
(4)为DAC39J84提供配置LMK0.4828万，DACCLK和sysref。 SYNC _N_AB和SYNC_N_CD被拉至低。 也就是说，DAC39J84传输同步请求。
(5)删除重置信号以使JESD204B IP核心正常运行，SYNC_N_AB和SYNC_N_CD被拉至高且仍然高。
我在这项行动中只使用两条车道。 我只启用SerDes lane0和SerDes lane1，并在睡眠模式下使DACB~DACD。 SYNC_N_AB和SYNC_N_CD映射到link0。 数据已输入到RX0和RX1。 SerDes路线被映射到JESD的土地上，就像想象中的那样。 我设置 sysref_mode_link1 = 000，sysref_mode_link0 = 001 (配置92 0x0001)。
我将寄存器config81和config82配置为0xFF，0xFF。 SYNC_N_AB和SYNC_N_CD仍然较高。 我读了config 65，errcnt_link0 == 0。 也就是说，config81和config82中没有描述任何错误。 对吧？ 这是否意味着GCS和ILA已通过？
但我读config 100和config101注册为0x0703,0x0703。0703。 daca没有输出。 如何操作？ 我应该相信哪些错误指示器寄存器？ 10.0101万 或配置81，82，65。
Jim
当我使用八个通道时，SYNC将断言约为360ns，然后下拉。 同步将采用一个周期波形，就像第一个想象中的那样。
我从FPGA传输一个方波，我得到一个波形，就像第二个想象一样。 这不是我想要的。 但发展援助委员会似乎有一些产出。
我在寄存器配置81上排除了错误。 我将配置81分别设置为0x0080，0x0040，0x0020，0x0010，0x0008，0x0004，0x0002，0x0001。 当我将配置81设置为0x0020时，同步将是一个周期波形。 对于其他配置，同步始终较高。 也许我认为问题在于FPGA和DAC38J84之间关于JESD204b参数的配置。 但我检查有关LMF K的配置
S，CS，CF，HD，N，N'等。 FPGA JESD204B IP内核之间的参数相同。 我将配置100读为0x270b。
我不知道哪个错误指示器应该是可靠的。 是否真的是参数配置的问题？ 此外，为什么SerDes fifo 已满或为空。 您的回答是时钟频率的问题，
但我不认为我的克莱克频率是错的。
DAC采样速率= 600MHz，信道速率= 6Gbps。
SerDes PLL参考clk = 600MHz，MPY = 5，Serdes Rate =半速率。 我可以在报警引脚处获得37.5MHz信号。
FPGA参考clk =核心clk = 150MHz
此致
志鹏
Jim
我可以在示波器上看到K 28.5 逗号数据，如下图所示。
1.在上一篇文章中，我没有像 你说的那样启动DAC。 阅读您的回复后，我按照您的说法尝试了设置顺序。 在执行步骤15之前，我将配置100读为107，显示为0x0001。 然后，我将config100清除为107，显示为0x0000。 之后，我再次读取config 100到107。 它们都是0x0000。config 108 == 0x0003，config 109 == 0x0000。 始终断言同步。 是否意味着没有错误。
2.我发现了一件有趣的事。 我将另一个数字写在配置100到107中，然后我读回。 我发现我回读的是我写的配置100到107。 如果在对DAC39J84编程时故意设置链路配置错误。 我将config100读至107。 它们都是0x2001。 然后我清除它们并读回。 我发现它们也是0x2001。 这是否意味着如果没有错误 ，config100到107可以按用户的需要写入。 如果存在错误，则会断言错误位，清除操作将无法清除它们，直到出现正确的状态。
3.当TX传输K 28.5 I发现同步时，也可以在不使用SYSREF的情况下进行断言。 这是否正常？
Jim
我阅读了您提供给我的文件。 我看到了设备时钟的跟踪长度和SYSREF 的匹配，如下图所示。 同一设备的设备时钟和SYSREF的跟踪长度是否必须相同？ 如果器件时钟和SYSREF的长度不同，则DAC39j84的工作状态是否会受到影响。 我的主板上Device和SYSREF之间的迹线长度差在40 mil以内。
此致
志鹏
