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[参考译文] ADS1271：CLK规格

admin
Guru**** 2382290 points
Other Parts Discussed in Thread: ADS1271
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/576314/ads1271-clk-specifications

部件号：ADS1271

我有一位客户对CLK输入有一些疑问。 数据表中规定您应使用高质量的低抖动时钟源，因为此时钟控制整个芯片的操作。 但它没有提供任何细节。 请查看以下客户问题：

 我想更详细地了解必须提供给ADS1271的主时钟的要求。 具体而言，时钟的占空比是否重要(是否需要为50 %)？ 它是否只需要空间均匀的上升边缘，还是下降边缘也需要精确且一致？ 由于设计上的错误，我发现自己无法合成所选SPS所需的确切主时钟频率。 不过，我可能会有一个不同的工作周期。

我不知道如何回答这个问题，因为数据表中没有列出占空比限制，也没有解释ADS1271如何在内部使用上升或下降边缘。 您能否对这些问题发表意见？

感谢您的帮助！

Richard Elmquist

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    TI__Guru**** 2382290 points
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    以下是客户的附加评论：

    我们想知道51.1 % 或48.9 % 的占空比是否可以接受。 时钟与高质量低抖动源分开，我们只是无法将其分开以获得50 % 占空比。

    感谢您的帮助！

    Richard Elmquist

  • 0
    TI__Guru**** 2382290 points
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    是否有人有机会查看上述请求？

    您能否给出您何时能够提供信息的时间范围？

    感谢您的帮助！

    Richard Elmquist

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    TI__Guru**** 2382290 points
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    您好，Richard：

    请原谅我的延迟。 我仍在尝试与设计师验证CLK占空比要求。

    同时，您是否知道客户用于ADS1271的接口格式？ 我尝试确定CLK上升/下降边缘和接口信号之间是否存在任何重要关系。

    此致，
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    TI__Guru**** 2382290 points
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    Ryan，

    这是指主时钟。 主时钟的规格是否根据其接口而变化？

    我会看到我可以从客户那里了解到什么？ 我会在收到他们的意见后立即回复。

    感谢您的帮助！

    Richard Elmquist

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    TI__Guru**** 2382290 points
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    您好，Richard：

    我询问接口的原因是主时钟(CLK)和接口信号(SPI格式的"TCD"，帧同步格式的"TCF")之间存在一些计时规范。

    更重要的是，我可以告诉您，ADS1271没有固定的占空比要求。 相反，我们为两种接口格式指定最小脉冲宽度("tCPW")为15ns。 根据CLK频率，tCPW设置占空比要求。 CLK的占空比不会影响模拟性能，因为调制器运行的是分离版本的CLK (CLK/2，CLK/4或CLK/8，具体取决于模式)。

    此致，

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    TI__Guru**** 2382290 points
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    Ryan，

    非常感谢！

    如果客户有任何其他问题，我会告诉您。

    祝你度过美好的一天！

    Richard Elmquist

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    TI__Guru**** 2382290 points
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    Ryan，

    客户询问分路是基于上升边缘还是下降边缘。 我不知道他们为什么要问这个问题，但他们想知道这是上升边缘电路还是下降边缘电路。 我认为这是一种上升趋势，但我想与您核实一下。

    感谢您的帮助！

    Richard Elmquist

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    TI__Guru**** 2382290 points
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    您好，Richard：

    这个问题对我来说也没有什么意义。 用于采样的边缘可能因设备而异，但在将传入主CLK划分后，该周期不会受其占空比的影响。 我问设计师，如果有一个特殊的边到边关系应该保持不变，

    此致，

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    TI__Guru**** 2382290 points
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    Ryan，

    我相信ADS1271使用上升沿作为其控制的所有电路的触发器。 这是否正确？ 我明白这似乎并不重要，但可能是他们的时钟有不同的上升趋势，他们可能担心这会影响运作。 从你的评论来看，我认为情况并非如此，但我只是想确保不会有任何问题。

    感谢您的帮助！

    Richard Elmquist

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    TI__Guru**** 2382290 points
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    您好，Richard：

    我刚刚收到设计师的确认。 调制器时钟源自CLK的上升沿。 因此，保持上升边缘->上升边缘关系恒定非常重要。

    调制器时钟的上升沿确定调制器何时采样输入信号。 如果上升边缘的变化具有高斯分布，那么我认为主要影响将是SNR性能降低，类似于时钟抖动。 Δ-Σ ADC的优点是过采样架构最大限度地减少了时钟抖动的影响，因此这也可能有所帮助。 如果变化不是高斯的，我不能肯定会有什么影响。

    此致，

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    TI__Guru**** 2382290 points
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    Ryan，

    感谢您的回复！

    如果客户有任何其他问题，我会告诉您。

    再次感谢。

    Richard Elmquist