[参考译文] DAC3174：更高频率下的DAC 3174问题

您好，

如果您不进行任何寄存器编程，那么您要如何重置DAC内的FIFO指针？  设备中FIFO写入端的地址指针需要使用SYNC输入重置，FIFO读取端的地址指针需要使用对齐输入重置。     这两个事件需要在大约同一时间发生，以确保从FIFO输出的数据在进入FIFO的数据后面大约有4个字。    如果您不打算同步多个DAC设备以在所有信道之间保持一致的延迟，则无需使用对齐信号， 但您仍需要使用align 'event'来替换align 'event'，方法是设置sync_only寄存器位并使用SYNC输入。  这样，同步输入就可以用于重置FIFO两侧的地址指针，并且可以不使用对齐输入引脚。   如果您不希望有同步输入源，可以在设备中设置sif_sync_ena位，然后将sif_sync位设置 为零 ，然后在另一个寄存器写入中将sif_sync设置为1。  然后，同步输入PIN也可能不使用。   通电后只需重置一次FIFO地址指针，但至少要重置一次，重置引脚不会执行此操作。  

此致，

Richard P.

您好，Richard

 
                       我已经完成了你要求修改的内容。 我只使用DAC时钟和数据时钟。 我没有使用SYNC和ALIign。 我正在写以下的登记册

地址值

00         x "04ed"

01        x 601e

01        x "603e"

但问题是，当我以300 MHz工作时，频谱有时不干净。 当工作频率为150 MHz时，没有问题。

为此可以做些什么。

您好，

由于您现在正在使用sif_sync，您无需在Config0位3中启用同步输入缓冲。   但在我看来，如果数据以较低的采样速率而非较高的采样速率工作，那么您可能会遇到计时问题，从而将数据锁定到DAC。   Config3允许您调整数据计时并与时钟输入相对同步，您可以为数据总线添加延迟或为时钟信号添加延迟，以调整FPGA超时。   我希望您采用Config3的默认寄存器值。  您可以首先逐个递增时钟延迟的值，以查看问题是否已解决，或者如果没有，则递增数据总线的值以查看问题是否已解决。   还可以选择启用模式验证功能，让FPGA向DAC发送重复的8样本模式，并让DAC将模式与预存储模式进行比较，以检查数字总线上的错误， 但要使用此功能，您必须执行SPI回读以检查计时错误。   但更快速的测试是尝试增加延迟值。  字段clkdlyb是在全字界面模式下延迟时钟的字段，如果需要，clkdlya会延迟同步。   两个数据字段将使用相同的值来延迟数据总线。

此致，

Richard P.