[参考译文] ADC12J4000EVM：在ADC12J4000上使用时间戳进行捕获

老实说，我不确定。 我正在使用JESD Lounge (uhwd_2016_3_v1_0.zip)的Xilinx参考设计。

从禁忌文件：

set_property -dict｛package_PIN J8 IOSTANDARD LVDS｝[GET_PORTSRX_syncp]         ；## G12 FMC_HPC_LA08_P

set_property -dict｛package_PIN B21 IOSTANDARD LVDS｝[GET_PORTS_alt_syncp]       ；## H31 FMC_HPC_LA28_P

是的，它在那里输出一些东西。 似乎相同的信号(Rx_sync_I)输出到这两个针脚。 从iobufs_ti.v：

Wire RX_SYNC_I；

//我们是否反转RX SYNC？

分配Rx_sync_i =(Rx_sync_inv)？ !Rx_sync : Rx_sync;

// RX SYNC输出

OBUFDS sync_obufds_c (

.O (Rx_syncp)，

.OB (Rx_syncn)，

.I (Rx_sync_I)

);

// RxALT SYNC输出

OBUFDS sync_alt_obufds_c (

.O (Rx_alt_syncp)，.x_syn_i)

不确定这是否等同于单端输出。 根据命名约定(rx_alt_syncp而不是rx_alt_sync)，这似乎是差分信号的正极部分。 Rx_alt_syncn也存在于设计中。 
如果我记得正确(现在在家)，在精心设计的PIN查看中，PIN "after (在)" B21已将Rx_alt_syncn附加到它，但这不在禁忌文件中的任何位置。 

您好，Max

您可以通过测量电阻器R134和R135上的电压来确认SYNC_SE被确定为低电压。 它们位于ADC12J4000EVM的底部，靠近ADC (U2)。

当FPGA请求ADC执行同步过程时，SYNC_SE应该为低电平，然后在FPGA实现时钟和数据恢复并准备好继续进行ILA (初始通道对齐)过程后，SYNC_SE应该为高电平。

此致，

Jim B

您好，Jim：

今天，我们重新焊接了一切，现在一切都很好。 奇怪。

感谢您的跟进，并很抱歉报告了我们最后遇到的问题

此致，Max