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部件号：ADC121S021 主题中讨论的其他部件： ADC121C021
我需要用运行频率为4 MHz的微控制器的GPIO引脚来读取ADC121S021。
ADC的输入连接到100千欧/220nF滤波器。 应用程序只需进行一次采样，然后快速关闭ADC，等待更长的时间(几秒钟..小时)重复。
我已经实现了一个位冲击SPI读数功能。 它打开ADC电源，一段时间后它激活CS_N，然后尽可能快地对数据进行时钟计时。 忽略第一个样本，使用第二个样本。
第二个样本的数据与输入电压很好地对应；在RMS噪声低于1 LSB的情况下，它似乎工作正常。
但是，在逻辑分析器上查看SCLK，CS_N和SDATA时，我发现我违反了PDS的计时要求：
- SCLK脉冲的高时间为250 ns宽，
- SCLK最快的低时间为1 us (由于每个下降边缘后的读取和存储操作)
所以这比允许的更不对称(大腿< 0.4 Tsclk, Tlow > 0.4 Tsclk)。
控制器PCB无法更改，因此没有选项可用于生成具有专用SPI外设或更高时钟频率的正确时钟。
我可以改变SCLK形状，使高脉冲长度为1 us，就像低脉冲一样。
但采样速率下降到25 kSPS (至少基于f=1/(20xTsclk))，其中所有规格的速度均为50 kSPS。
由于这将成为可靠产品的一部分，我想知道：
如果我不遵守时间要求，会出现什么问题？ 哪些ADC规格会受到影响？
更好的是：太不对称和快，或者对称和太慢？
我知道，除了数据表限制之外，没有任何保证，但基于ADC内在胆量的任何提示或推理都将受到极大的赞赏。
此外，我们亦欢迎各界人士就更合适的零件提出建议。
