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[参考译文] ADS131E08：需要SPI_CLK外部三态缓冲器???

admin
Guru**** 2540720 points
Other Parts Discussed in Thread: ADS131E08, ADS131E06

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/572884/ads131e08-spi_clk-external-tristate-buffer-is-required

部件号：ADS131E08
在“线程： ADS131E06”中讨论的其他部件

您好，

我正处于基于ADS131E08 ADC的数据采集系统的设计阶段。

我们正在使用多个ADC和CS#引脚选择并联。 从数据表中可以清楚地看出，当CS#为高时，SPI_dout将处于高阻抗状态。 所以我们可以在parellel中连接所有SPI_DOUT引脚。是否正常？？

但是对于SCLK和DIN引脚，我们是否需要使用外部三态缓冲？ 当CS#为高电位时，哪个将处于活动状态，或者我们是否可以将所有ADC的所有DIN和SCLK连接到嵌条中？

谢谢，此致

Sandeep

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    TI__Guru**** 2540720 points
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    您好Sandeep：

    如果DOUT引脚有单独的CS引脚，则可以连接所有这些引脚。 连接所有DIN引脚和SCLK引脚也是可以的，因为如果CS较高，任何命令或SCLK都将被忽略。

    此致，
    Brian Pisani
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    TI__Guru**** 2540720 points
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    您好，Brian，

    感谢您的回复。 我们使用DRDY作为中断。  

    在ADS131E06的数据表中，第21页中有一个注释

    在多芯片SPI总线配置中使用该设备时，存在SCLK清除DRDY (即使CS较高)的情况。 请参阅
    图27了解更多详细信息。

    页码：30.

    SCLK信号的一个考虑因素是，第一个SCLK下降沿上的DRDY信号被清除，
    无论CS的状态如何。 不会为数据计时，但会清除DRDY信号。 这种情况应该是
    如果SPI总线用于与同一总线上的其他设备通信，则应考虑此问题。 图27.
    显示了此多路复用的时序图。

    根据上述数据，DRDY中将会发生变化，而不考虑CS#针脚。 因此在我们的应用程序中，它将作为无效数据的中断。

    我的理解是否正确？

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    TI__Guru**** 2540720 points
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    Sandeep，

    对于菊花链式设备，它将会更改，因为当您从第一个设备读取时，已被检测设备的CS较高，但SCLK正在运行。 如果所有设备都已同步，则DRDY信号将同时发生，因此菊花链式设备的DRDY信号是多余的。 这是否合理？

    Brian
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    TI__Guru**** 2540720 points
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    您好，

    我们将ADC连接为多个从属设备，可通过CS#引脚选择。并且所有ADC的DRDY都连接到不同的中断(例如对于4个ADC，MCU中使用了4DRDY中断)

    因此，根据数据表，它提到" SCLK信号的一个考虑因素是，DRDY信号在第一个SCLK下降边缘被清除，
    无论CS的状态如何"。

    因此，当我从ADC1轮询时(CS1处于活动状态，CS2,3,4处于非活动状态)，DRY1中断将工作。
    同时，其它DRDY2,3,4中是否会出现任何中断？

    根据上述数据表声明，即使所有其他ADC都将放弃SCLK和DIN，也可能发生这种情况。

    这是我的困惑吗？

    我的要求是只需要来自活动ADC的中断
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    TI__Guru**** 2540720 points
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    您好Sandeep：

    如果您计划单独监控所有DRDY引脚，我们正在讨论的这种行为将是一个问题。 这是因为您将从一个设备获取DRDY并开始读取该设备上的数据。 如果设备未同步，则DRDY可能无法在其他设备之一上正常发出信号，因为SCLK可能已在切换以与第一个设备进行通信。

    您是否计划同步所有设备？ 如果是这样，您只需要监控一个设备的DRDY引脚，以确保所有设备上的数据都已就绪，从而消除此问题。

    Brian