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[参考译文] DAC8801：禁用时钟但SDI和CS处于活动状态时的DAC输出

admin
Guru**** 1139930 points
Other Parts Discussed in Thread: DAC8801
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/572473/dac8801-dac-output-when-clock-is-disabled-but-sdi-and-cs-is-active

部件号：DAC8801

如果时钟输入没有转换，但SDI和CS移动时钟移动时，DAC输出将执行什么操作。

我们有一个电路，当系统检测到系统状况时，它会通过设置为低电平来禁用时钟。  CS和SDI将继续运行，就像有数据要存储到DAC一样。  我们发现，在禁用时钟之前，DAC并不总是保留它的最后一个值。  当CS从低到高转换时，是否有可能将新的D13值存储到DAC中？

谢谢！

-John

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    TI__Guru**** 1139930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    John，

    这些较旧的数据表并不像我们现在努力的那样详细。 请给我一些时间与设计数据库中的设计团队联系，以回答这个问题。
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    TI__Guru**** 1139930 points
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    John，

    我与设计工程师一起研究数字设计。 SDI引脚直接馈入包含DAC数据寄存器的数字块。 CLK引脚连接至与门，其另一个输入连接至反向CS输入。 因此，如果CS切换为低电平，则门会在某种程度上启用，如果CLK切换为数字块，数据将开始锁定，但如果没有时钟，无论您在SDI上执行什么操作，DAC数据都不会更改。

    我想到的一种可能性是，如果(不确定是否可能)在SPI帧期间切换CLK的过程中出现此“系统条件”，会发生什么情况。 某些SPI数字块实施的计数器仅允许在发出适当(或更大)时钟数的情况下更新数据寄存器，但DAC8801在发布时的部件(包括DAC8801)不包括此类计数器。 因此，即使是"不完整的帧"，SDO数据仍将转移到数据注册器中，这可能是导致此行为的原因。 也许这值得在您的系统中进行验证，以帮助进一步调试工作。

    唯一的另一种可能是在此期间"时钟式"瞬态交流耦合到CLK引脚。

    我的建议(不确定是否适用)是固定CS引脚而不是CLK引脚。

    请告诉我您的想法，我们可以继续。
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    TI__Guru**** 1139930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    itKevin，

    非常感谢您的快速响应。  我相信你已经回答了我们的问题。  

    我们还考虑了中间帧中断。  我们的测试人员已经表示他们控制了序列，并等待了足够长的时间才发出禁用。  但是他们正在再次验证。

    当然，作为一名卡设计师，总是有噪音的机会。  我相信我们有足够的低阻抗，所以这个机会应该很低。  但是，如果这种情况继续下去，我们就必须在那里进行调查和核实。  感谢您的想法/建议和意见。  CS禁用是一个很好的建议，但我们使用时钟，因为它会进入多个DAC和CS进入单个DAC (目前我们正在控制16个DAC)。  在我们的设计中，SDI为共享，时钟分为两个信号，然后共享，CS是唯一的单个信号。

    祝您度过美好的一天！

    -John Gray

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    TI__Guru**** 1139930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    John，

    很高兴能为你提供帮助。

    请告诉我您的调查结果，以及我们是否需要提供进一步的帮助。 不过，正如我在上一篇文章中所提到的，数码设计似乎相当简单，我无法看到单凭发援会，这种意外行为是如何可能发生的。

    当然，这并不是说这是不可能的:)如果您的研究表明这是DAC，我们可以通过基准测试和/或模拟进行更深入的研究。