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[参考译文] DAC37J82：具有外部时钟和内插的SYSREF和采样相

admin
Guru**** 2540720 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/571927/dac37j82-sysref-and-sample-phase-with-external-clock-and-interpolation

部件号：DAC37J82

我们使用DAC进行插值，并以JESD采样速率的两倍提供外部时钟输入。 我们希望在子类1中使用SYSREF，以便在多个模块之间实现确定性延迟。 由于内部JESD采样时钟是外部时钟除以2，我们如何确保采样时钟的相位在多个模块中相同？

更一般地说，当使用外部生成的DAC时钟(内部划分为创建JESD样本时钟)时，如何获得确定性延迟？

谢谢

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Lance，

    是的，SYSREF将重置内部分禾器，以便多个部件的内部分频时钟处于相位。 有关详细信息，请参阅随附的文档。

    此致，

    Jim

    e2e.ti.com/.../8816.DAC3xJ8x-Device-Initialization-and-SYSREF-Configuration.pdf

  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Jim，
    感谢您的快速响应。 这是一个好消息。 我们唯一剩下的问题是使用更快的(2ns) DAC时钟来满足设置和保持时间。

    顺便说一下，我还有另一篇关于配置寄存器79的文章。 我看到你正在调查它。 我想告诉大家，如果SYSREF不能解决问题，我们会考虑采用另一种方法。 是否要我在此处重复此消息？

    谢谢！
    Lance
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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Lance，
    不会。我有另一位工程师正在处理该问题，他告诉我我们将在星期一回复您。
    此致，
    Jim