[参考译文] ADS52J90EVM：SYSREF_SERDES信号的波形

您好，Masanori-San，

由于ADS52J90中SYSREFP_SERDES和SYSREFM_SERDES引脚的内部偏置电路，我们建议使用图2b所示的交流耦合电路。
使用100ohm电阻器将引脚短接在一起会中断此偏置网络并导致芯片的不可预测行为。
此外，在SYSREFM_SERDES引脚接地时，可使用SYSREFP_SERDES上的LVCMOS时钟信号提供单端SYSREF信号。

此致，
奥卢

您好Olu-san：

谢谢你教我。
我建议客户将终端电阻器放在交流耦合电容器的前面，如图2b所示。

我将向您提出其他问题。

1.在ADS52J90EVM电路中，为什么要将终端电阻器放在交流耦合电容器后面，如图2a所示？

2. CLKP/CLKM和SYNC_SERDES的终端电阻器是否也需要放在交流耦合电容器的前面？

3.请告诉我波形变成如图1a或图1b所示的原因。 或者，请教我SYNC_SERDES的输入电路。 是否与数据表中的图80相同？

此致，
Tachibana先生

您好，Masanori-San，

我只是重新阅读您的帖子，您是否说当您有配置2a时，改变频率会导致信号处于同相位状态？
因为图1a和1b中的信号的频率相同，为81.3kHz，所以我不太确定您在原帖中的含义。

我们肯定不会期望用于驱动SYSREF/同步引脚的信号发生相移，而且我无法在EVM上重新创建该行为。 我一直到244kHz SYSREF，没有相移，但我确实看到了指数时钟边缘，因为由耦合电容器和偏压电阻器形成的滤波器。

在什么条件下会发生此相位移效应？

为了降低SYSREFP/SYNCP和SYSREFM/SYNCM对外部噪声/故障的敏感度，在新的主板修订版中，终端架构已更改为如下所示。  你可以在下面看到SYNC/SYSREF内部输入电路的表示--我假定你使用的是2a和2b的偏置网络。

CLKP和CLKM不需要新的端接，因为在SYSREF/同步情况下，输入信号是连续的，而不是脉冲的。

此致，

奥卢

您好，Olu-san，

感谢您的回复。

当客户通过增加SDCLKout 3的分频器比率将输出频率设置为低时，在打开电源并进行配置后，将出现图1a中所示的波形。 之后，如果来自CLK1in的参考信号中断，则会出现图1b的波形。 一旦发生这种现象，它将不会返回图1a所示的波形，除非再次开机。

图1b中的相位波形非常意外。 我不明白为什么这种现象会发生，即使我看看内部电路。
在最新版本的ADS52J90EVM中，终端电阻器位于交流耦合电容器的前面，不是吗？ 将125 kΩ 上拉电阻器连接到3.3 V而不是将50 kΩ 上拉电阻器连接到1.8 V是否有问题？

此致，
Tachibana先生

您好，Masanori-San，

当您的客户捕获此SYSREF信号时，LMK0.4826万是否处于旁路模式，且无PLL运行？ LMK0.4826万可能不会以可预测的方式驱动SYSREF引脚，因为它不使用PLL。

请检查PLL锁定时问题是否消失。 按照此处我对您的其他主题的回复中所述进行更改，以利用/锁定PLL 。 器件或EVM的终端网络中没有任何东西会导致相移。

另外，您断开输入时钟源的中捕获是否有特殊原因？

SYSREFP_SERDES和SYSREFM_SERDES引脚的额定最大电压为~2.1V，因此不建议使用3.3V电源将其拉高。

此致，

奥卢

您好，Olu-san，

感谢您提供信息。

当然，客户目前正在使用LMK 0.4826万作为旁路模式，而不使用PLL。 此时波形变钝或相位。
但是，这种现象只出现在连接到ADS52J90的SDCLKout 3上是很奇怪的。 在同一情况下，连接到外部FPGA的SDCLKout 1上不会出现这种现象。

目前，客户从FPGA向LMK 0.4826万提供时钟。 重新配置FPGA时，来自FPGA的时钟短暂中断。

我知道SYSREFP_SERDES和SYSREFM_SERDES必须被拉至1.8V。

此致，
Tachibana先生

您好，Olu-san，

我希望能揭示在旁路模式下出现相位波形的原因。
如果您知道原因，请通知我。

此致，
Tachibana先生