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部件号：DAC2904 我正在从FPGA驱动DAC2904，并对CLK和WRT线路进行单独控制。
a)假设WRT和CLK都对上升边缘敏感而不是对级别敏感，计时表的含义是，对于最大利润，我几乎会与WRT/CLK的下降边缘同时更新数据行。 但图中的脉冲以数据有效窗口为中心，表示级别灵敏度。 假设8 ns 50 % 占空比时钟，驱动DAC的最佳时间是什么？
b)如果我想使WRT和CLK发生偏差，以减少延迟的几ns，则可以使用t_CW规范“Delay Rising CLK Edge to Rising WRT Edge”(延迟上升CLK边缘到上升WRT边缘)。 这似乎是倒退的；如果我每次都要脉冲，那就必须是WRT，然后是CLK。 那么，我的最小时间间隔是多少？ 该表行可能被读取为需要从WRT到CLK的2 ns，但我肯定不清楚。
谢谢！
Rob
