[参考译文] ADS1198：行为问题

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Other Parts Discussed in Thread: ADS1194, ADS1198

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/585403/ads1198-behavior-questions

部件号：ADS1198
主题中讨论的其他部件：ADS1194，

我们已开始使用具有3.3V DVDD和内部2.048 MHz时钟的ADS1194。
在我的所有问题中，我指的是带有标题，页/图编号的ADS1198数据表。

图28
'在读取数据连续模式下，DOUT输出行也会指示何时有新数据可用。此功能可用于最大程度地减少设备与系统控制器之间的连接数。"
这是否意味着我们不需要监控DRDY？请解释DOUT的行为。

第2季度-第36页RDATAC
在图38中，

在发送了frist数据后，CS不会被取消激活，我们是应将CS保持所有itme的活动状态，还是仅当我们有SPI事务时才保持CS处于活动状态？？
为什么在发送了列表数据后，tUPDATE的DOUT会变高？什么是小故障？

问题3 - P.30图33
请解释图33，

为什么当起始引脚变低时，在 tSDSU后激活DRDY？？？？不应因为转换已停止而取消激活？
为什么当“START”(开始)停用时，DRDY仍处于活动状态？

8 年多前

0 admin 8 年多前

TI__Guru**** 2511985 points

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您好Arash：

1.只有在CS持续保持低电平时才会发生这种情况。在这种情况下，您在硬件中保持CS LOW (CS低)，然后您可以监控DOUT线路的高-低转换，以指示新数据，从而可以忽略DRDY。但是，大多数处理器可能无法执行此操作，因此您需要FPGA来利用此行为。

2.此图有点令人困惑，因为它是一个通用图，用于显示在监视DRDY以获取新数据的情况下的行为，但也用于绘制仅监视DOUT以获取新数据的功能，如问题1所示。当新数据准备就绪时，如果CS较低，DOD将像DRDY一样从低转换为高。希望您永远不会在最终产品中看到这种行为，因为您编写的代码始终是在新样本准备就绪之前阅读完最后一个样本。

3.如果将起始引脚拉低或在转换之间给出停止命令，则当前转换将完成。该图显示了与该行为相关的DRDY下降边缘的"禁止"时间。

此致，
Brian Pisani

0 admin 8 年多前

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您好Brian：
非常感谢您的回答。 2个输液：
1- CS应该仅在SPI事务(读取数据/发送命令)期间处于活动状态，并且在我们完成SPI事务时它应该处于非活动状态。对吗？
在RDATAContinuos模式中，CS应始终保持活动状态，还是应在接收到152位后变为非活动状态？
在另一种情况下，向ADS发送cmd后，我是否应该停用CS？

2-当开始时间变低时，我们将没有任何数据要发送，因此DRDY应该为高(停用)。正确吗？

0 admin 8 年多前

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Arash，

这是说，如果SPI总线上没有从属设备，就可以随时将CS降低。您不需要为芯片工作而"提高"。
我认为这是低的。正如我所提到的，ADS1198将在启动较低时完成所有正在进行的转换。因此，如果您在转换过程中开始较低，则DRDY将保持较高的值，直到转换完成，然后将会较低。在下一个SCLK下降边缘之前，它将保持低位。

Brian

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