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部件号：ADS1198 主题中讨论的其他部件：ADS1194，
我们已开始使用具有3.3V DVDD和内部2.048 MHz时钟的ADS1194。
在我的所有问题中，我指的是带有标题，页/图编号的ADS1198数据表。
Q1- P.12图1
我从这个数字中了解到
如果控制器要输出数据，则DIN将由控制器TDIST驱动，在SCLK下降沿之前，并在SCLK下降沿之后保持tDIHD。 DIN由ADS锁定在SCLK下降沿上。
如果控制器要输入数据(看到DRDY已激活)，控制器将激活CS，至少等待tCSCC，然后发出SCLK，
那么，当CS变低时，DOUT将由ADS驱动至少tCSDOD秒，或者将在SCLK上升沿驱动？ 哪一个？
问题2 - P.26 SCLK
"tSCLK <(TDR–4tCLK)/(NBITS×NCHANNELS + 24)
例如，如果ADS1198在500SPS模式下使用，则SCLK的最小速度为80kHz。"
但使用2.048MHz CLK和500SPS时，TDR=2ms和4tCLK=1.96us，因此tSCLK<2ms/152或 SCLK>13.15KHz！ 如何计算80KHz？
Q3- P.28数据就绪
/DRDY是否在SCLK的下降边缘或上升边缘上上升？
'无论CS信号的状态如何，SCLK上的上升沿都会使DRDY处于高位。'
但下面5行：
'在SCLK的下降边缘，DRDY被拉高。'
哪一项是正确的？
谢谢。
