• 状态
  • 已锁定 已锁定
  • 回复 8 回复
  • 订户 1 订户
  • 视图 418 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DAC39J84：没有数据输出

admin
Guru**** 2535150 points
Other Parts Discussed in Thread: DAC39J84

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/579216/dac39j84-there-is-no-data-out

部件号：DAC39J84

您好，

我使用Xilinx FPGA和DAC39J84来建立JESD204B开发环境。基本配置如下：

10Gbps，L=8， M=4，S=1， HD=1， K=32。 我选择同时使用DAC PLL和Serdes PLL，我确信通过读取寄存器 config108(0x6C)锁定了两个PLL。 当我读取状态寄存器(config100--config107) 时，所有状态寄存器都给了我相同的反馈—“Read Request with Empty FIFO”。  我无法从IOUT引脚获取任何数据。

你能帮我解决这个问题吗？

谢谢！

您的，

Christine

  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Christine，

      Xilinx设备是什么系列？ 这是定制板吗？ 您是否通过了CGS (DAC声称同步较高)？ 您的DAC采样率是多少？ DAC PLL使用的参考率是多少？ 您是否尝试过仅使用NCO从DAC获取输出以确保DAC的模拟部分正常工作？ 附件是一些可能对您有所帮助的文档。  

    此致，

    Jim

    e2e.ti.com/.../5327.DAC3xJ8x-Device-Initialization-and-SYSREF-Configuration.pdfe2e.ti.com/.../2287.DAC39J84_5F00_NCO_5F00_NO_5F00_SYSREF.pptx</s>2287.

  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Jim，

    感谢您的留言。
    我们使用的Xilinx设备系列是7系列。 而且，是的，这是一个定制板。
    我通过了CGS，DAC声称Sync很高。
    DAC采样速率为1GSPS。DAC PLL指定的参考速率为500MHz时钟。
    我没有尝试您建议的测试，我今天就尝试。
    我尝试了“PRBS测试”，每个测试通道，报警针脚都高。
  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Christine，

    请告诉我以下信息，我将尝试使用我们的硬件复制您的设置：

    1. Virtex或Kintex装置

    2. LMFS设置

    3.数据输入速率

    4.插值因子

    5. SYSREF频率

    6. DAC PLL设置(VCO选择，N div，M div，prescalar，JESDCLK div， SerDes div)

    您可能希望在不使用DAC PLL的情况下运行，以建立链路。 附件中还有几个文档可以帮助您。

    此致，

    Jim

    e2e.ti.com/.../DAC-PLL-Guide.pptxe2e.ti.com/.../DAC38J84-Clock-and-SERDES-Configuration.docx 

  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Jim，

    1. Virtex或Kintex装置
    FPGA是Virtex 7。
    2. LMFS设置
    LMFS=8411。
    3.数据输入速率
    数据输入速率为1000MSPS。
    4.插值因子
    插值因子为1。
    5. SYSREF频率
    SYSREF频率为250MHz/64(3.9.0625万MHz)。
    6. DAC PLL设置(VCO选择，N div，M div，prescalar，JESDCLK div， SerDes div)
    VCO选择=4GHz， N div = 2， M div = 2， Prescalar = 4， JESDCLK DIV = 2， SerDes div = 2


    您的，
    Christine。
  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Christine，

    如果参考时钟为500MHz，则N的值错误。 需要将其设置为1。 将K的值设为20。同时确保以下内容正确：

    VCO调谐= 20 (配置108 0xE)

    CP电流= 12.5mA (Config51 0xA878)

    SerDes MPY = 5 (配置60 0x28)

    Conf108的时钟警报读数应为0x2

    此致，

    Jim

  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Jim，


    感谢您的帮助。我们现在可以从DAC输出端口获得信号，但振幅太小，我不知道原因。

    我所说的参考时钟是DACCLK/N，一个500MHz时钟。 我们使用LMK0.4828万B将1GHz时钟输出到DACCLK，并设置N =2。

    我读了config108，值为0x2，因此我认为PLL已锁定。

    关于K的值，我不明白为什么它应该是20，我将它设置为32。 错了吗？


    您的，
    Christine
  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Christine，

    对于K，您可以使用20或32。 只需确保两端的值匹配即可。 是否 已将DAC增益设置 为最大(Config3 0xF080)？  RBIAS (引脚G10)和GND之间是否有1.92K电阻器？

    此致，

    Jim   

  • 0
    TI__Guru**** 2535150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Jim，

    非常感谢。

    RBIAS和GND之间的电阻器焊接不正确。 我们再次焊接它，振幅变为正常。


    您的，
    Christine