[参考译文] TSW54J60EVM：TSW54J60EVM：时钟到FPGA

大家好，

如果我使用LMK_Config_Onboard_122p88_MSPS文件并将JESD204 IP-Core的线速设置为1.2288 Gbps，将参考时钟(与FPGA引脚相连)设置为122.88 MHz，则ADC和FPGA之间的代码组同步工作。 我只测试了这个，因为我看到CLKout 0/1 (FPGA时钟和SYSREF)和CLKout 2/3 (ADC时钟和SYSREF)的DCLK分频器都设置为20。 请告诉我其余配置文件的到FPGA时钟速度如何？
我还有另一个问题：我实际使用具有LMK_Config_Onboard _122p88_MSPS的ADS54J60_LMF_4244文件。 Xilinx的JESD204 IP-Core具有调试状态寄存器。 如果我看到此信息，我可以看到所有车道都具有代码组同步，检测到ILA开始，且车道当前正在接收K 28.5。 但是，数据位的起始位置是从不设置的。 ILA序列似乎出现问题，ADS54J60仍发送K 28.5。 n´t核心仅识别ILA序列的起始，但ADS54J60似乎未发送其配置八位字节(ILA序列的第二个多帧)。 IP-Core有一些寄存器用于保存配置八位字节，它们为空。 也许有人能帮我解决我的问题，为什么ADC不发送用户数据？

此致
托比亚斯

托比亚斯，

您是否正在使用TSW14J10EVM与Xilinx电路板连接？ 您使用的Xilinx主板是什么？ 如果您运行的是TI的固件，FPGA计算的时钟速率将显示在第15页的附加用户指南中。 对于您的另一个问题，如果ADC仍在发送K 28.5 字符，则该链接从未进入ILA序列。 我猜FPGA仍保持同步低。 您能验证这一点吗？

此致，

Jim

 e2e.ti.com/.../1261.SLAU580B.pdf

您好，Jim，

´s随附的用户指南。 我不n´t TSW14J10EVM。 我将Xilinx Zynq UltraScale+ XCZU9EG-2FFVC900IES FPGA (链接： shop.trenz-electronic.de/.../TE0808-03-02I-UltraSOM-Zynq-UltraScale-Modul-2-GByte-DDR4-20-x-serielle-Transceiver )与UltraITX+ Basisboard (链接： shop.trenz-electronic.de/.../TEBF0808-04-UltraITX-Basisboard-fuer-Trenz-Electronic-TE0808-UltraSOM )0808)配合使用。 此配置类似于Xilinx Zynq UltraScale+ MPSoC ZCU102 (链接： www.xilinx.com/.../ek-u1-zcu102-es2-g.html )。 ADC Musst进入ILA序列。 如果使用链路层断冲程常数K 28.5 ，则IP-Core的寄存器会显示：车道当前正在接收K 28.5 ，且车道具有代码组同步。 所以一切都是正确的。 如果我禁用测试模式或使用重复的ILA模式，则寄存器值模式会显示以下信息：车道当前正在接收K 28.5 ，车道具有代码组同步，检测到ILA开始。 IP核心检测到ILA的起点，因此ADC至少发送了一个R字符。

此致
托比亚斯

您好，Jim，

我使用示波器测量"SJP3 SYNC_SEL"针脚2上的同步信号。 如果使用测试模式"CONSTANT K 28.5 (持续K同步)"，则针脚2上的同步信号将一直偏高。 因此ADC从FPGA获得同步信号。 如果我禁用测试模式，同步信号将在高和低之间切换。 因此ADC在ILA序列中做了一些错误的事情，FPGA将同步信号设置为低。 您还有其他想法吗？ 我是否还可以衡量其他因素，以便为您提供更多信息？ 我在配置文件ADS54J60_LMF_4244中看到参数K设置为16。 该值是否正确？ 下面是我的GUI设置

此致，

托比亚斯

托比亚斯，

此配置文件中缺少寄存器写入。 请复制随附的文件并替换现有文件，该文件位于：

C:\Program Files (86)\Texas Instruments \ADS54Jxx EVM GUI\Configuration Files

此致，

Jime2e.ti.com/.../ADS54J60_5F00_LMF_5F00_4244.cfg

尊敬的Jim：

感谢您的支持。 我使用了新的配置文件，但得到了相同的结果。 我只能通过测试模式常数K 28.5 获得稳定的同步信号。 我使用示波器测量了电容器C79上的FPGA时钟。 它´s 125 MHz，所以看起来不错。 我还测量了电阻器R38上的SYSREF信号。 这´s很奇怪，我也不知道这是不是“正常的”。 请参阅此处：

可能是来自LMK0.4828万的SYSREF信号是问题所在？

此致，

托比亚斯

大家好，

我现在正在使用最近发布的ADS54JXX EVM GUI修订版H (2017年4月7日)。 我看到这个主题： e2e.ti.com/.../58.8897万。    您能否告诉我何时发布稳定版本的ADS54JXX EVM GUI，以了解如何解决此问题？ 此外，是否有人可以帮助解决上述仍未解决的问题？ 是否可能是LMK0.4828万发出的SYSREF信号出现问题，或者可能是ADS54J60发出的第二个多帧？

雷加兹

托比亚斯

托比亚斯，

只要只使用提供的配置文件，GUI就可以正常工作。 您是否正在使用TSW14J56EVM测试此电路板？ 配置ADC后，配置文件会关闭SYSREF信号。 这就是您看到这种情况的原因。 请将您加载TSW54J60时使用的两个配置文件发送给我。 加载LMK配置文件后和加载ADC配置文件之前，是否按下了TSW54J60EVM上的重置按钮？

此致，

Jim

Jim，

感谢您的帖子。 我知道GUI使用配置文件运行。 使用ADS54J60_LMF_4244.cfg文件和修改版本，将寄存器0x69.0002万设置为0x40以启用K 28.5 模式。 因此，它是一个小循环，用于每个设置一个单独的配置文件。 我仍然使用与上述描述相同的FPGA。在加载LMK配置文件之后，我总是在加载ADC配置文件之前按下TSW54J60EVM上的重置按钮。 以下是我加载到TSW54J60EVM的两个配置文件：e2e.ti.com/.../2477.ADS54J60_5F00_LMF_5F00_4244.cfge2e.ti.com/.../LMK_5F00_Config_5F00_Onboard_5F00_122p88_5F00_MSPS.cfg</s>4244.

此致，

托比亚斯

托比亚斯，

Xilinx可以忽略ILA错误。 请启用此功能，查看同步是否保持稳定，FPGA是否捕获有效数据。 Zync主板是否期望SYSREF作为LVDS？ 它是否将转至FMC和FPGA之间的正确引脚？ 您是否有TSW14J56EVM来仔细检查TSW54J60EVM？

Jim   

Jim，

您能否告诉我摄取ILA错误的选项在哪里？ 我在n´t中找不到这一点。 是的，Zync板将SYSREF作为LVDS，我检查了针脚是否正确连接。 我n´t TSW14J56EVM。 n´t我有两台TSW54J56EVM，所以我认为电路板上没有错误。

此致

托比亚斯

托比亚斯，

我无法回答您的问题。 我猜该错误与读取无效的校验和有关，这是链路配置数据的第13个八位字节。   我将查看Xilinx JESD文档，该文档可通过以下链接找到：

https://www.xilinx.com/support/documentation/ip_documentation/jesd204/v7_1/pg066-jesd204.pdf

 我还建议您联系当地的Xilinx支持部门，以获得有关此问题的更多帮助。

此致，

Jim

Jim，

我了解本文档，并在我实施时阅读了几次。 我在n´t Core上找不到禁用ILAS的选项。 我只知道ADS54JXX GUI中的此选项。 我在Vivado设计中添加了集成逻辑分析器，并分析了从PHY IP核心到RX IP核心的数据。 下面是发生错误时的屏幕截图：

您可以在gt0_rxdata[31:0]中看到CGS的第一个“bcbcbcbc"字符传入。 这在很长一段时间内是稳定的。要启动国际法协会序列的第一个多帧，ADS54J60 Musst发送一个具有8位值的R字符：1.11万，十六进制值：1C。 在bcbcbcbcbc块之后的第一个数据块中有一个1C。 但正如您所看到 的，第一个bcbcbcbcbc和最后一个bcbcbcbcbc之间有11*32位块，表示CGS的重新启动。 11*32位=352位=> 44个八位字节。 在我的配置中，我使用K = 16和F = 4 =>一个多帧，由64个八位字节组成。 因此，错误发生在ILA序列的第一个多帧中。 我希望这对您有所帮助。

此致

托比亚斯

托比亚斯，

发送至ADC的同步信号是否设置为正确的逻辑电平？ 在我看来，ADC从未看到同步恢复到高水平并保持高水平。 是否有办法使用FPGA手动控制此信号？ 我们的任何平台(Altera和Xilinx)都没有此问题。 您使用的60 m 电源的额定电流是否至少为3安培？  在该主板上配置LMK后，PLL Lock2 LED是否亮起？ 在加载LMK之后和加载ADC之前，您是否发出板级复位？ 是否可以向我发送正在加载的实际配置文件？ 在ADC GUI的早期版本中，其中一个出现错误。 只是想 确保您没有使用此文件。

此致，

Jim   

Jim，

我在FMC上的引脚G12和G13处使用差分同步，这两个引脚连接到SN65LVDS4。 我没有n´t SJP3 SYNC_SEL，所以如果我在SJP3 SYNC_SEL的引脚2处测量，它看起来像这样：

如您所见，SJP3 SYNC_SEL的引脚2上有一个同步信号，该信号连接到ADS54J60的同步引脚。 因此ADC Musst从FPGA获得同步。 同步的高时间是可变的，但有时与图片中的最后一个时间类似，大约为200纳秒。

我使用的电源可以提供5 A。加载LMK0.4828万配置文件后，PLL lock2 LED亮起，并且在加载ADS54J60配置文件之前执行ADC重置。 下面是我使用的两个配置文件：

e2e.ti.com/.../7142.ADS54J60_5F00_LMF_5F00_4244.cfg e2e.ti.com/.../5584.LMK_5F00_Config_5F00_Onboard_5F00_122p88_5F00_MSPS.cfg4244. e2e.ti.com/.../5584.LMK_5F00_Config_5F00_Onboard_5F00_122p88_5F00_MSPS.cfg</s>5584.

我希望这些信息能帮助您。

此致，

托比亚斯

托比亚斯，

多帧的第一个二进制八位数始终为0x1C，最后一个二进制八位数为0x7C。 在上面显示的数据中，多帧是16个帧或64个八位字节。 在ILAS标准中，链路配置数据直到第二个多帧的第二个八位字节才会出现。 这用0x9C表示，我在上面从未看到过。  由于同步中断 且BCBC数据开始再次出现，您的系统甚至无法进入此阶段。 我猜这 两个部分之间的K值不匹配，因为FPGA可能在ADC准备发送链路配置数据之前期望链路配置数据，从而导致FPGA重置同步。

此致，

Jim

Jim，

我知道错误发生在ILAS的第一个多帧中，并在我的帖子中告知您 ，2017年4月27日上午8：07 (见上文)。 我猜此问题是由ADS54J60引起的。 我在VHDL中构建了一个JESD204B数据生成器，它可以像TSW54J60EVM那样发送数据。 数据生成器发送K字符，在收到来自IP核心的同步信号后，他发送了4个用于ILAS的多帧。 在第二个多帧中，他发送了R-CHAR，Q-CHAR，14个配置八位字节和A-CHAR。没有n´t发生任何错误，IP-Core将数据生成器的配置数据存储在其注册空间中，并从数据生成器发送测试样本，同时发送有效信号。 因此，IP-Core工作正常。

此致，

托比亚斯

托比亚斯，

确保您的RBD值等于或小于K。您当前使用的是什么值？ 您的测试VHDL无法模拟整个TSW54J60链路接口，因为您没有使用实际的FMC连接。  还有很多其他的东西你不能模拟，但我不会再去。 该主板可与我们的Altera和Xilinx平台配合使用。  您是否尝试过使用更少的通道，更小的K，更慢的采样率？  我感觉 只有一 两个参数关闭了。  我有一位客户遇到了类似的问题，解决方法是将他的RBD值更改为小于K的值

此致，

Jim