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[参考译文] ADS1194:在RDATAC模式下,DRDY为低电平

Guru**** 2507225 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/591572/ads1194-drdy-is-low-in-rdatac-mode

部件号:ADS1194

我已将芯片编程为RDATAC模式,但DRDY信号不是数据表的标准高信号,当数据就绪时,它在1.96us时会变低。 我的DRDY正常低,在采样频率下为1.96us时会变为高。 这是数据表问题还是我的设置无法正常工作?

我还在图58中发现了一些错误。 第一个WREG CONFIIG3应为0xC0而不是0x80。 其次,WREG CONFIIG2 shuld为0x30而不是0x10。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好,Arash,

    您看到的是典型行为。 DRDY只会在SCLK的下降边缘或新数据准备就绪之前达到较高的值。 在该图中,您看到DRDY由于未读取数据而保持低电平,然后在数据准备就绪之前达到4*tclk的高电平,然后转换为低电平,以指示新样本已准备就绪。 如果您使用每个DRDY读取数据,当您开始读取数据时,DRDY将会高电平,并且仅在下次数据准备就绪时再次低电平。

    此致,
    Brian