我正在处理一个包含多个DAC的设备。 我要将多个DAC连接到一个总线，并使用WRT(IQ)和CLK(QI)输入。 我对如何管理发援会有疑问。
1)在数据表中，写着在总线D[11：0]上设置数据后，我必须设置"WRT"控制信号，在信号上升边缘之后，我应该等待"时钟延迟(WRTA/B至输出)"的时间tlat = 4 clk。 什么是时间利用率？ 什么是"产出"？ 这4克莱克意味着什么？ 时间相当于四个频率周期？ WRT1或CLK的频率是多少？
或者要设置锁存器中的值，我必须生成4个脉冲WRT或CLK？
我找到了文件名为“X2_Interleaved_Mode.pdf”的PDF文档“DAC5652，DAC5662和DAC5672交错数据模式”。 在该文档中，没有任何关于4 clk的内容。
2)在数据表中，写入在总线D[11：0]上设置数据后，在双总线模式下，我必须将"WRT"控制信号设置为tlph=2ns。 这一次在单总线模式下如何？
3)在单总线模式下，CLKIQ频率除以2，然后转至DAC闩锁。 它的用途是什么？ 什么可以连接两个输入CLK和WRT？
P.S.很抱歉我的英语=(.
非常感谢，祝你一切顺利，Nikita Alisov。
好的。 例如，如果我想要8个独立模拟输出，并且我想要一次更改所有8个输出的电平，我必须执行一个时钟脉冲。 我不能一直运行CLK！
如果我要执行图1中所示的原理图，一个FPGA或UC，4个DAC5662，一个用于12位数据线的总线，一个CLK，一个RESETIQ以及来自所有DAC输入的嵌入式设备：WRt和SELECTIQ。 这在原则上是可行的吗？
图1： 
对于我上面提到的方案，我根据我对DAC5662算法的理解绘制了时间图。
如果可能，请确认我的案例或显示我在这方面的错误。
我很期待这件事，非常感谢。
