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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/589667/ads5560-single-ended-clock-input
您好：
如果ADS5560支持 可变频率时钟输入？它的输入时钟频率范围是12-24MHz，，并且它会一直变化。
谢谢你。
您好，
这取决于时钟频率的变化速率，或者取决于您是否允许时钟在变化后稳定在一个稳定的频率上。 通常，如果我们的数据转换器之一未在设计中的某个位置使用锁相环，则时钟频率可以随着时间的推移而改变。 但是，如果设备在设计中确实包含锁相环或类似的内容，例如延迟锁闭环， 然后，PLL或DLL会施加最小和最大操作限制，并对时钟随时间变化的程度施加限制。 ADS5560具有DDR (双数据速率)输出，可在输出时钟的上升和下降边缘输出采样位， 因此，即使输入时钟不接近50/50，输出时钟也必须接近50/50占空比-因此存在一个占空比校正电路，可根据采样时钟将输出时钟保持为50/50，这是主要原因 如果输入时钟变化过快，*可能*会出现输入时钟变化频率的问题。 在您所看到的低采样率下，您需要设置名为低速的SPI寄存器位，以启用低于25Msps的操作。 在低速模式下，工作周期校正可能会关闭-我需要向设计团队询问这方面的情况。
此致，
Richard P.
ADS5560采样位仅在我们设计的上升时钟上，采样时钟频率范围为12-24MHz，因此ADS5560在低速模式下工作。
如果ADS5560包含PLL或DLL，我们的设计就不合理，因为PLL/DLL需要一些时间来锁定时钟。
输出时钟只是延迟一段时间（8.5 PLL-10.5ns）相对于输入时钟，或者输出时钟是PLL/DLL输出之一，输入是输入时钟？
如果 输出时钟只是延迟一段时间（相对于输入时钟的8.5 －10.5ns），我们的设计是否可以？
