您好：
我目前正在设计一款将使用ADS1672 ADC的新产品。 这是我以前没有使用过的部件，有一些关于串行输出的事情我觉得很困惑。 请使用图 2使用外部SCLK的数据检索计时(SCLK_SEL = 1)。
在我的设计中，CSbar输入将被接地。 该芯片还将设置为使用“外部”SCLK和CMOS输出。 在我的设计中，我将使用一个启动脉冲(100 NS长)。 当DRDY引脚高(1)然后低(0)时，下降边缘将导致外部SCLK启动(先上升边缘)。 这是我感到困惑的时刻。 在计时图中，它显示MSB可在SCLK信号的上升沿使用，并且绝对可在下降沿使用。 它显示第二个SCLK脉冲的上升边缘，与MSB可用性窗口的后端对齐，而不是第二个MSB可用性窗口的开始。 通常，这些图显示时钟边缘与DOUT信号上的交叉点重合。 在图中，SCLK和DOUT数据之间似乎没有任何关系。 显然，SCLK用于将AD转换的24位结果转换为DOUT引脚，从MSB开始。 现在我的假设是，当DRDY引脚变高时，结果已经在串行输出寄存器中，但在DOUT引脚上不可用。 正确吗？ 然后，在第一个SCLK脉冲的上升沿，MSB的值被传递到DOUT引脚(我假定它是一个具有三态输出的位锁存器)，而其他位则被移动到一个靠近移位寄存器的MSB端的触发器。 正确吗？ 在下一个SCLK脉冲的上升沿上，MSB值(以前是第二个MSB值)移出到DOUT引脚，其他位像上一个周期一样向前移动。 正确吗？ 我的假设是，此过程将一直持续到所有24位都传递到DOUT引脚。 正确吗？ 现在，在我的电路中，我需要将串行数据输入到24位串行到并行寄存器中，该寄存器用于连接电路设计中的存储器芯片。 如果我认为正确，那么我所要做的就是在SCLK秋季边缘的数据中设置串行到并行寄存器时钟，但如果操作计时如上图所示，我不认为是这样 可能。 ADC没有并行输出太糟糕了，因为它肯定会简化我的设计。 不管怎样，有人能告诉我，我的上述假设是否正确，因为我的设计在处理之前处于暂停状态。
关于ADC芯片的另一个注释。 如果器件有一个内部计数器来计算SCLK脉冲的数量，并在最后一个转换位移至DOUT引脚时锁定SCLK信号，直到出现下一个DRDY信号，这将会更好。
此致，
Mike Lacroix
