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[参考译文] DAC38J84：通过LMK0.4828万/DAC38J84努力实现JESD204B确定性延迟

admin
Guru**** 2555630 points
Other Parts Discussed in Thread: DAC38J84

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/586019/dac38j84-struggling-to-achieve-jesd204b-deterministic-latency-with-lmk04828-dac38j84

部件号：DAC38J84
主题中讨论的其他部件：LMK0.4828万，

您好，

我目前正在开发一个JESD204B内核实现，它是FPGA接口DAC38J84的。 通过LMK0.4828万为两个器件提供时钟和SYSREF。 SYSREF相位校准通过手动切换同步输入极性(同步引脚驱动为低电平)来执行，如下所示：

write_reg 0x143，0x91 (sync_mode = 1，sync_en = 1，sysref_CLR = 1)

write_reg 0x139，0x00 (sysref_mux至正常同步)

write_reg 0x144，0x00 (启用分隔器同步)

write_reg 0x143，0x31 (sync_mode = 1，sync_en = 1，pol = 1)

write_reg 0x143，0x11 (sync_mode = 1，sync_en = 1，pol = 0)

write_reg 0x144 0xFF (禁用分隔符同步)

write_reg 0x139 0x03 (将sysref_mux改回连续)

write_reg 0x143 0x10 (将同步模式更改为禁用)

虽然建立链路和发送数据不是问题，但在采样时钟期间，从运行到运行的延迟会有所不同，即我的输出在延迟T和延迟T+1/FS之间变化(从我触发系统的那一刻开始测量)。 我不知道是LMK还是DAC有问题，但我尝试对发往DAC的SYSREF信号应用大多数模拟延迟设置，但没有任何效果。 FPGA在采样频率的1/4运行，所以我不认为问题是存在的，因为变化太小。

我有没有遗漏的东西？

提前感谢

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    TI__Guru**** 2555630 points
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    Javier，

    我有一个通用的JESD204B建议-我不特别支持DAC38J84。

    从您的注释来看，时钟似乎跳过1个样本，这是在LMFC附近的发布点的典型情况，它可能在LMFC之前或之后发布，从而导致1个样本打滑。  请看这些文章。

    您是否尝试设置RBD值以将数据的释放点推离LMFC/释放点不确定度？

    肯尼亚

  • 0
    TI__Guru**** 2555630 points
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    您好，Ken：

    现在，我将RBD推到了最大。 如果我正确理解了标准，在运行之间未能满足RBD将导致1 LMFC的延迟变化，这远远超过1个示例时钟。 我以前玩过这个价值(不是所有价值)，我也看到了这个效应和某些价值。

    我将尝试一下RBD值，但我不认为这是问题所在。 另一方面，我可以确认，在驱动JESD的FPGA上，数据延迟在内核输入中的运行之间保持一致。

    谢谢

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    TI__Guru**** 2555630 points
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    您好，Ken：

    更改RBD值没有解决任何问题，正如我预期的那样。

    但是，我确实尝试更改时钟体系结构，并绕过DAC中的内部PLL。 它现在运行得很好，这让我想知道是否需要做一些具体的事情来一致使用DAC PLL并在DAC输出处具有确定性延迟，还是这是过度相位噪声的问题？

    谢谢

  • 0
    TI__Guru**** 2555630 points
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    Javier，

    很好的发现  我必须听从设备应用程序团队的意见，看看是否有某种方法来确保在DAC PLL上重置/与SYSREF同步。

    肯尼亚

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    TI__Guru**** 2555630 points
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    您好，Ken：

    我发现了问题。 我忘记了将N分配器与SYSREF同步，这导致了跳转。 启用后，系统将再次工作。

    另一方面，当绕过DACPLL时(PLL进入休眠状态且已禁用)，我仍然看到PLL锁定警报触发。 这是一个我应该忽略的已知问题，还是我做错了什么？

    此致

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    TI__Guru**** 2555630 points
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    Javier，

    我就要发送有关同步分禾器的回复。 你似乎已经想到了这一点。

    支持此设备的工程师不在办公室-让我深入了解PLL锁定警报问题并尽快与您联系。

    肯尼亚
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    TI__Guru**** 2555630 points
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    Javier，

    禁用DAC PLL时，可以忽略DAC PLL警报。

    肯
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    TI__Guru**** 2555630 points
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    您好，Ken：

    感谢您的回答。

    我希望在寄存器0x05中屏蔽警报时不会触发警报，但不管我为该掩码位写了多少值，我都无法实现。 不管怎样，这是我可以接受的。

    您可以将此勾选标记为已解决。

    此致