[参考译文] ADS54J42：无法配置数字页(6800，6900或6A00)

您好，

支持此设备的人员在接下来的几天内不在办公室， 但是，从具有类似症状的类似器件中，我必须询问采样时钟*和* SYSREF是否正在运行并以足够的振幅和正确的共模级别出现在ADC上。    在我支持的设备上，我知道如果SYSREF未运行，我将从分页寄存器空间读回零， 即使 我仍然可以从非分页寄存器读回零。  请参阅数据表7.3 部分的注释1。

此致，

Richard P.

谢谢你。

我们现在已经测量了参考时钟和sysref时钟，它们在我们可以看到的范围内。
sysref是直流耦合的，因此我们也尝试将主页中的位1寄存器53设置为'1'。

我甚至不能读通则中的地址4。

但是，我可以读回通用寄存器中的地址11，因此通用寄存器不是完全不可读的...

第二行中的以下顺序应读回(00 00 69)，因为寄存器应可读，但不能...
MOSI (40 04 69)-> Miso (00 00 00 00)
莫西(C0 04 00)->米索(00 00)

数据表中存在许多不一致之处(我们有草案3，于2017年1月修订)。 例如，在8.4 ．1.5 中，选择页面的顺序是在4004之前写入4003，但在示例中，例如在8.5 ．2中，顺序是反向的。 我们当然已经尝试了这两种方法。 电源循环后...

现在我们再次测量了时钟。
参考时钟为400MHz，摆幅约为1.9Vpp，无共模电压
SYSREF为1.25Mhz，摆幅约为0.8Vpp，共模电压1.2V
从SYSREF上升沿到凝块下降沿的设置时间为600ps
在我们对数据表的解释中，所有这些都在规格范围内

如果需要，我们会提供测量值的图像和样本值

Bjorn，

确保ADC的采样时钟是交流耦合的。 您的设置中是否耦合了SYSREF交流或直流？ 请确保在写入主数字页中的任何寄存器后始终执行数字复位(0x60.0001万)，以便进行更改。 此位必须在通电后或在JESD组的主数字页中配置寄存器后脉冲。 主数字页(6800h)中的任何寄存器位只有在该位被脉冲后才会生效

继续编写以下命令，然后尝试执行读取。

0x0.0081万

0x0.118万

0x0.118万

0x0.592万

0x40.0468万

0x40.03万

0x60F701

0x60.0001万

0x60万

此致，

Jim

已尝试上述顺序，但没有运气。

我们从开机到读取的完整顺序如下(采用伪代码形式)：
(“poke”命令是指对物理引脚的访问，而“write”命令是指SPI访问)

首先，登录Linux后，我们运行一个板初始化序列脚本：
Poke 0x4124万 0# ADC断电引脚设置为低电平
Poke 0x4122万 7# ADC重置引脚设置为高
cg-setup -D /dev/spi807# 3.2766万.0 启动样本时钟，因此也启动sysref时钟
睡眠1#让一切稳定
poke 0x4120万 1 # Set FPGA logic reset
poke 0x4120万 0 # release FPGA logic reset
Poke 0x4.124亿# ADC断电设置为高电压
Poke 0x4122万 3# ADC重置引脚设置为低

完成上述脚本后，我们运行JESD/ADC安装脚本：
Poke 0x4122万 3；延迟#
poke 0x4122万 7; Delay # ADC reset pin toggle low->high ->low with a 200us delay
Poke 0x4122万 3；Sleep 1#(休眠1#)
写入0x0.0081万；休眠1
写入0x0.118万；延迟
写入0x0.118万；延迟
写入0x0.592万；延迟
写入0x40.0468万；延迟
写入0x40.03万；延迟
写入0x60F701；延迟
写入0x60.0001万；延迟
写入0x60万；延迟
睡眠1
写入0xe0f700；延迟
读取输出为0x0万，而预期为0x0.0001万

Bjorn，

寄存器F7是只写寄存器。 您将始终为此读取一个0x0。 您是否尝试过读取另一个W/R寄存器？ 如果是这样，但您仍读取了无效值，FPGA是否有可能驱动SPI线路 的电压水平不正确？  您能否发送示意图中显示ADC的部分？  SPI CLK的频率是多少？

此致，

Jim

仍然不能读取，即可能没有写入乙醚。

我试图用值0x03写第6800页的地址0xAD，我希望能读回该值。

这次的顺序是：

第一：
Poke 0x4124万 1；SLEEP 1 # PD POWER DOWN UNSET
Poke 0x4122万 3；延迟#
Poke 0x4122万 7；睡眠1# PD物理重置
Poke 0x4122万 3；Sleep 1#(休眠1#)
写入0x0.0081万；休眠1
写入0x0.118万；延迟
写入0x0.118万；延迟
写入0x0.592万；延迟
写入0x40.0468万；延迟
写入0x40.03万；延迟
写入0x60F701；延迟
写入0x60.0001万；延迟
写入0x60万；延迟
然后：
写入0x40.0468万；延迟
写入0x40.03万；延迟
写入0x60ad03；延迟
写入0x60.0001万；延迟
写入0x60万；延迟
写入0x40.0468万；延迟
写入0x40.0501万；延迟
写入0x40.03万；延迟
write 0xe0ad00；Delay -> replay=0x0万
write 0xf0ad00；delay -> replay=0x0万

Bjorn，

按照上面所示的写操作和读操作，使用我们的EVM读取寄存器时没有问题。 如果禁用样例时钟，则无法执行读取操作。 您能否发送您的示意图？

此致，

Jim

我将与我们的客户确认。 我想这是可以的，但他们是设计所有者，必须做出决定。
您是否有GPG密钥或我可以在传输过程中用于加密原理图的任何东西？
我肯定不能公开地说它:o)

e2e.ti.com/.../ADS54J40EVM_5F00_ADS54J60EVM_2D00_SCH_5F00_D.pdfBjorn，

我们没有GPG密钥。 他们能否只发送原理图的ADC部分？ 如果没有，请他们查看我们的，看看他们是否发现了任何错误。

此致，

Jim

 

Bjorn，

ESD保护类似于+/-1000V。 我认为这也不是问题。 您是否知道FPGA SPI信号的级别？

此致，

Jim

一旦我知道如何通过电子邮件向您发送我们设计的示意图，我就会将其发送给您。
我们已经尝试将评估设计与我们的设计结合起来。
SPI信号为1.8V (连接到配置为信号LVCMOS18的1.8V FPGA插槽)

尝试附上ADC的切线图。

如果你想要完整的图解，我需要一个emal地址或另一种私人的方式来与你分享。

e2e.ti.com/.../Schema_2D00_att_2D00_ev_2D00_skicka_2D00_1.0.0.pdf

观察结果：
我们在数据表中看到时钟输入通过400欧姆在内部偏置为1.15V。
我们的时钟通过100 nF电容进行交流耦合，因此我们期望在ADC的端子处时钟偏置为1.15V。
但是，在端子上测量时，我们完全不能看到任何偏差。
这是正常现象还是某种问题的迹象？
我们已经测量了ADC上的所有电源针脚，它们都处于预期电压。
根据数据表，我们以3.3V的电压为AVDD3V供电，其它所有电压均符合规格。

Bjorn，

当我在ADC的引脚处测量ADC时钟共模时，得到1.15V电压。 这可能是您的部件有问题。 是否可以取下盖子，并在打开设备电源后查看针脚处是否有1.15V电压？ 另外，您能否卸下R411并安装R414并验证PDN输入是否位于GND？ 我注意到这将会进入FPGA，并且可能会因意外而驱动。

此致，

Jim

PDN针脚已被检查，并更改为下拉。
我在通电期间测量了PD针脚，以确保它在时钟到位之前一直处于关闭状态。

当我们从时钟导联上取下盖子时，我会在时钟输入端子处测量约38mV的偏压。

我们已决定将四个ADC：中的一个替换为新的ADC，以排除任何原因的系统性损坏。
电路交付预计在星期一进行，更换时间为a.s.a.p.

瑞典因仲夏庆典于周五关闭，我现在就要离开了。
请尽可能多地找出我明天的测试，衡量或行动，我们可能会在下午(您的上午)找到一个小窗口来讨论结果。

Björn

Bjorn，

我注意到您没有用于CLK输入的100欧姆端接电阻。  我们建议使用此工具 ，因为一些客户在未使用时发现了问题。

此致，

Jim

我们也看到了这一点，并在今天上午进行了尝试，没有任何改变。

我们的问题最可能的原因是时钟输入的不存在内部偏差。
您是否看到过内部偏置硅问题的迹象？ 如果对地短路，400欧姆偏置电阻器是否会断开？
我们是否还能观察到其他事情来确保问题与时钟有关？

我们还尝试将使用430Ohm的时钟引脚从外部偏置为1.15V，但响应没有变化。

e2e.ti.com/.../5460.SBAS756B_5F00_Draft3_5F00_01192017.pdfBjorn，119.2017万，

我正在与设计团队就此进行核实。 是否有方法测量ADC电源上的电流消耗？ 您是否遵循我随附的修订数据表中的通电顺序？

此致，

Jim

我们将尝试在明天测量ADC所消耗的电流。
至少有一部分电压准备用于电流测量，但并非所有电压都准备就绪。

我们已根据Draft 3数据表检查了开机顺序，以及在IOVDD上升之前DVDD上升的唯一重要信息接缝，这是正常的。 对于坡道上升时间或顺序，没有其他硬性要求。

如果您想查看整个原理图(包括电源)，欢迎您参加，但我需要一个更私密的地方将其发送到。 我不能在论坛上将我们的客户的完整设计附加到公众中...

成功！
在测量不同电压的电流时，我们意识到了什么问题！
断电引脚被命名为PDN，我们将其名称解释为PowerDown活动低电平(N=负电平)。
这是我们通常命名信号的方式。

但是，关闭电源处于激活状态，处于高位。 结果是我们'重新启动'，而是将电路设置为断电状态。

我们搜索数据表时根本没有找到任何有关断电信号的参考。

我建议您使用所有信号的有源极性更新引脚说明。

感谢你的所有帮助。
在这种支持案例中，我们感觉得到了很好的照顾！

Bjorn，

这是个好消息。 我们将在数据表中添加更多文本，以使PDN更加清晰。 为了便于将来参考，请始终查看EVM原理图，了解如何连接这些引脚。

此致，

Jim

当然，在这种特殊情况下，它没有帮助，因为被误解的是对活动信号电平的解释，我们在EVM原理图中查看时没有发现此问题。

目前尚不清楚下拉列表是不活动还是激活设备。 此外，数据表描述了PDN的内部下拉，但未描述其用途。

我们很高兴，我们的客户也是如此。 我将于周一回来，因为仲夏庆典现在在这里开始。

从我们的角度来看，此案例现已结束，我们对您的帮助感到满意！

Björn

您好，

我正在与M ü Björn合作进行此设计。 我们设法设置ADC (我们认为)，并且可以控制K 28.5 和数据传输。 但我们从ADC得到的却是非常奇怪的。

我们将ADC设置为LMF=421，无小数。 当我们开始传输时，链路似乎工作正常。 无符号错误，无8b10b解码错误。 但国际法协会的数据非常奇怪：

# FPGA JESD lane 0 Recorded ILA [字节顺序为ILA序列]
0x1c1万 [3,2,1,0]
0x1201.17万 [7，6，5，4]
0x0.8万CF [11，10，9，8]
0x0000c500 [xx，xx，13，12]

预期数据为：

0x300万 [3,2,1,0]
0x0f1.17万 [7，6，5，4]
0x8.0002万f [11，10，9，8]
0x0000xx00 [xx，xx，13，12](我尚未计算校验和)

我们可以信任数据吗？ 哪条车道是哪条车道？ 我们认为2号车道被命名为28号车道...

您能解释一下吗？ 请参阅以下顺序。

此致，

安德斯

这是我们运行的顺序(包括某些状态)：

ADC初始化
DBG (TX向量)| 00 00 81
DBG (TX向量)| 00 11 80
DBG (TX向量)| 00 53 02
DBG (TX向量)| 00 54 80
DBG (TX向量)| 00 53 01
DBG (TX向量)| 00 53 00
DBG (TX向量)| 00 53 01
DBG (TX向量)| 00 53 00
DBG (TX向量)| 00 20 00
DBG (TX向量)| 00 21 00
DBG (TX向量)| 00 26 00
DBG (TX向量)| 00 59 20
DBG (TX向量)| 00 39 C0
DBG (TX向量)| 00 3A 40
DBG (TX向量)| 00 56 04
DBG (TX向量)| 00 53 42
DBG (TX向量)| 00 55 00

启动ADC K 28.5 模式，LMF=421
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 68
DBG (TX向量)| 60 F7 01
DBG (TX向量)| 60 00 01
DBG (TX向量)| 60 00 00
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 69
DBG (TX向量)| 60 00 80
DBG (TX向量)| 60 01 C4
DBG (TX向量)| 60 03 00
DBG (TX向量)| 60 05 00
DBG (TX向量)| 60 06 17
DBG (TX向量)| 60 07 08
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 6A
DBG (TX向量)| 60 16 02
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 68
DBG (TX向量)| 60 00 01
DBG (TX向量)| 60 00 00
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 6A
DBG (TX向量)| 60 17 40
DBG (TX向量)| 60 17 00
# FPGA通道状态=
0x0.0001万 # CGS SYNC Found lane 0 (CGS同步找到通道0)
0x0.0001万 # CGS SYNC found lane 1.
0x0.0001万 # CGS SYNC Found lane 2.(错误：0x0.0001万 # CGS SYNC发现通道
0x0.0001万 # CGS SYNC found lane 3.

启动ADC数据
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 69
DBG (TX向量)| 60 01 44
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 68
DBG (TX向量)| 60 00 01
DBG (TX向量)| 60 00 00

# FPGA JESD lane 0 Recorded ILA [字节顺序为ILA序列]
0x1c1万 [3,2,1,0]
0x1201.17万 [7，6，5，4]
0x0.8万CF [11，10，9，8]
0x0000c500 [xx，xx，13，12]

# FPGA JESD lane 1 recorded ILA
0x1c0万
0x1201.17万
0x0.8万CF
0x0000c600

# FPGA JESD lane 2 recorded ILA
0x1c1c0000
0x1201.17万
0x0.8万CF
0x0000c300

# FPGA JESD lane 3 recorded ILA
0x1c2万
0x1201.17万
0x0.8万CF
0x0000db00

# FPGA JESD原始数据快照通道0-3
0xFFFFFFFF #示例n+1，n (16位)通道0
0x1308e3f3 # Sample n+1，n (16位) lane 1
0xFFFFFFFF #示例n+1，n (16位)通道2
0x00eb0413 # Sample n+1，n (16位) lane 3

# FPGA信道状态=
0x0.0007万 #数据正在运行，无车道错误，车道0
0x0.0007万 #数据正在运行，无车道错误车道1
0x0.0007万 #数据正在运行，无车道错误车道2
0x0.0007万 #数据正在运行，无车道错误车道3

这就是原始8b10b解码数据的样子(lane 3)。 如果K=24 (0x17+1)且F=1，多帧为24个八位字节或6个字：

bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
bcbcbc
04e3041c <-这里是ILA序列的起点，多帧1。 0x1c=K 28.0
4.04E+07
00e3e3f8.
04e3e304.
e33.0004万.
7ce3eb04 <-此处是多帧结束1。 0x7c=K 28.3
0.0009万c1c <-此处是多帧2和ILA配置的开始。 0x9C=K 28.4 ，即ILA配置启动
1.7001万c01
00cf1201
c500.008万
04eb04f8
7c08f8eb <-这里是结束多帧2。 0x7c=K 28.3
13eb001c <-这里是多帧3的开始
8万f8
04e3f0f8
00f8f8e3
8.04E+302
7c0.0004万 <-多帧3结束
80.0001万c <-此处是多帧4的开始
e304f8e3
00e3f800
4.00E+05
13e3.0404万
7c4万 <-这里是多帧4的结尾，也是ILA序列的结尾
e3e3.0013万 <-此处开始用户数据。
04f800e3
08e308e3
f800.0808万
ebebef8
4.00E+302
e300f804
e3f8e304
404.0404万

Anders，

我会研究这个问题。  数据表目前正在修订，以包括通电顺序(见附件)。 您是否遵循此顺序？

此致，

Jim

 e2e.ti.com/.../7450.SBAS756B_5F00_Draft3_5F00_01192017.pdf</s>119.2017万

是的。 幸运的是，我们...

全部，

我注意到您的文件有几个寄存器出错。 假设您没有SYSREF进入ADC，我是否正确？ 我注意到您正在写入手动SYSREF寄存器。 我使用下面的寄存器设置将您的测试与硬件进行了复制，时钟频率为400MHz，没有SYSREF连接到ADC ，没有问题。 进行了一些小的更改，并删除了一些寄存器写入。 在尝试此操作之前，请将FPGA代码中的K值更改为32。 我不知道你为什么把它设置为23。 我认为这可能是打字错误。  我还查看了您捕获的ILAS数据，结果是正确的。 如果需要，我可以在另一篇文章中解释。

此致，

Jim  

ADC初始化
DBG (TX向量)| 00 00 81
DBG (TX向量)| 00 11 80
DBG (TX向量)| 00 53 02
DBG (TX向量)| 00 54 80
DBG (TX向量)| 00 53 01
DBG (TX向量)| 00 53 00
DBG (TX向量)| 00 53 01
DBG (TX向量)| 00 53 00
DBG (TX向量)| 00 20 00
DBG (TX向量)| 00 21 00
DBG (TX向量)| 00 26 00
DBG (TX向量)| 00 59 20
DBG (TX向量)| 00 39 C0
DBG (TX向量)| 00 3A 40
DBG (TX向量)| 00 56 04
DBG (TX向量)| 00 53 42
DBG (TX向量)| 00 55 00
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 68
DBG (TX向量)| 60 F7 01
DBG (TX向量)| 60 00 01
DBG (TX向量)| 60 00 00
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 69
DBG (TX向量)| 60 00 80
DBG (TX向量)| 60 01 04
DBG (TX向量)| 60 06 1F
DBG (TX向量)| 40 03 00
DBG (TX向量)| 40 05 00
DBG (TX向量)| 40 04 6A
DBG (TX向量)| 60 16 02
DBG (TX向量)| 60 17 40
DBG (TX向量)| 60 17 00

又你好。

我们的假期已经结束，我们又回到了办公室...

我们已经尝试了你上面的顺序，但对我们来说没有不同的结果，我很担心。
" ILA顺序正确"是什么意思？ 我们的样本ILA序列的内容是否符合我们的预期，还是与我们的部分配置错误相关？

当您在评估板上尝试该序列时，它是在与我们使用的芯片类型完全相同的芯片上，还是在同一系列中只是一个芯片？
您能否在配置芯片时对ILA序列进行采样，并将其提供给我们？

现在，我们正在为解决方案寻找每一个可能的解决方案...您的SPI序列是怎样的？ 频率，单次/突发访问等？

Bjorn，

我的意思是，根据您正在使用的设置(LMFS，K等...)，您的ILA捕获中显示的参数是正确的。 您是否从外部来源提供SYSREF？ 我从未得到任何答案。 在设备看到 SYSREF的至少2个脉冲后，SPI才会工作。  我使用ADS54J42进行测试。 我现在无法捕获ILA数据。 我们的SPI使用脉冲模式。  是否可以使用SPI进行回读以验证是否正确写入？ 在为ADC提供电源和时钟后，您是否发出手动复位？

此致，

Jim

您好，Jim：

感谢您的快速响应。

我们仍然对捕获的国际法协会序列感到困惑。 我们认为我们已将ADC配置为LMF=421 (请参阅之前的设置邮件)

车道0：(字节13降至0)
0xbc_00_00_80_c0_cf_12_01_1f_00_1c_01_00_00

车道1：
0xa2_00_80_c0_cf_12_01_1f_00_1c_00_00_00_00

车道2：
0xba_00_00_80_c0_cf_12_01_1f_00_1c_1c_00_00_00

车道3：
0xa4_00_00_80_c0_cf_12_01_1f_00_1c_02_00_00

可以看到，这些设备显示相同的配置，只有通道ID和校验和不同。 但字段信息部分损坏：

符合JESD规范的字段：

Lid (车道ID)，字节2：车道0的LID=0x01 (预期值0x00)，车道 1 0x00 (预期值0x01)。 是否换用？)。 车道2 0x1c (预期0x02)，车道3 0x02 (预期0x03)

L (链路中的通道)，字节3：l=0x1c (对应于29个通道(!))。 预期0x03，因为链路中有4个通道)

F (每帧字节)，字节4：F=0x00，如预期。

K (每个多帧的帧数)，字节5：K=0x1f，如预期 (K=32)

M (链路中ADC的数量)，字节6：M=0x01，如预期(2个ADC通道)

N (转换器分辨率)，字节7：n=0x12 (分辨率19位。 预期为0x0d或0x0F，具体取决于填充的14位样本的计数方式)

N'(样本大小)，字节8 (4：0)：n'=0x0F，如预期(16位样本)

SUBCLASSV (符合JESD类型)，字节8 (7：5)：SUBCLASSV=0x6 (非法值，预期0x1)

S (每个帧的ADC的采样数)，字节9 (4：0)：S=0x00，如预期。

JESDV (JESD版本)， 字节9 (7：5)：JESDV=0x6 (非法值，预期0x1)

HD (高密度模式)，字节10 (位7)：HD=0x1，如预期。

FCHK (校验和)，字节13：与任何通道上的ILA内容不匹配。

 

因此，我们的问题是：

1)我们是否可以依赖配置？ 字段中的非法值，奇怪的通道数等使我们感到困惑。

2)我们能否确保我们的车道处于正确的顺序？ 我们预期的车道0是否真的是链路中的真正车道0？

 

此致，

安德斯F

有关SYSREF和RESET的问题。

我们设置sync_b low edit：high
我们切换物理重置引脚
我们设置寄存器以启用手动SYSREF
我们使用软命令两次切换SYSREF
然后，我们开始按照前面所述设置ADC

i.e；是的，我们在电源和时钟到位后重置芯片，是的，我们切换SYSREF两次。

我们还尝试使用物理SYSREF，没有区别。

Bjorn，

您能否读回ADC寄存器？ 为什么要将SYNC设置为HIGH？ 这需要降低以启动CGS。  设置此低值后，能否验证ADC是否正在发送K 28.5 字符？ 如果未出现这种情况，则设备可能未获得 有效的同步低电平，或者 设备时钟不存在，或者其中一个滑轨的电源可能已损坏，或者部件 出现故障。  

此致，

Jim

我们首先将syncd设置为高，如文档草案3中表68的步骤6所示，设置设备后，应将syncd设置为低，然后将其设置为高。 All (全部)以按顺序启动K 28.5 同步序列，然后依次启动ILA序列。 为了能够将其拉低，首先必须是高...

编辑：我现在尝试将其初始设置为低，结果没有变化。

我重复我们现在尝试应用的顺序：
wpoke 0x4123万 1 # set o_syncdb_n high
# Toggla PD_reset：Register får defaultvärden，Låg -> Hög -> Låg
Wpoke 0x4122万 3# ADC physical reset low (ADC物理重置低)
Wpoke 0x4122万 7# ADC physical reset high (ADC物理重置高)
Wpoke 0x4122万 3# ADC physical reset low (ADC物理重置低)
wpoke 0x43c001d0 0x43# FPGA代码软重置
睡眠1
#开始写入ADC寄存器：
写入0x0.0081万
写入0x0.118万
写入0x0.5302万
写入0x0.548万
# toggle SYSREF
写入0x0.5301万
写入0x0.53万
写入0x0.5301万
写入0x0.53万
写入0x0.2万
写入0x0.21万
写入0x0.26万
写入0x0.592万
写入0x0039C0
写入0x003A40
写入0x0.5604万
写入0x0.5342万
写入0x0.55万
写入0x40.03万
写入0x40.05万
写入0x40.0468万
写入0x60F701
写入0x60.0001万
写入0x60万
写入0x40.03万
写入0x40.05万
写入0x40.0469万
写入0x60.008万
写入0x60.0104万
写入0x6.0061万F
写入0x40.03万
写入0x40.05万
写入0x4.0046万A
写入0x60.1602万
写入0x60.174万
写入0x60.17万

#开始设置FPGA代码
wpoke 0x43c001d0 0x50；睡眠1
wpoke 0x43c0.011万 0x1.0037万F0
Wpoke 0x43c0.011万 0x1.0037万F3
Wpoke 0x43c0.011万 0x1.0037万F1；延迟

#切换同步
wpoke 0x4123万 0；sleep 1 # set syncd low
wpoke 0x4.123亿#再次将syncd设置为高

当读回寄存器时，我们得到以下信息：
root@wistom2017-petalinux：~# jesd.sh /dev/spiLevel.Read 3.2764万.0
写入0x0.118万
读取0x80.54万 => 0x0.008万
读取0x80.2万 => 0x0万
读取0x80.21万 => 0x0万
读取0x80.26万 => 0x0万
读取0x80.59万 => 0x0.002万
读取0x80.39万 => 0x0000C0
读取0x803A00 => 0x0万
读取0x80.56万 => 0x0.0004万
读取0x80.53万 => 0x0.0042万
读取0x80.55万 => 0x0万
写入0x40.03万
写入0x40.0501万
写入0x40.0469万
读取0xE0万 => 0x0.008万
读取0xF0万 => 0x0.008万
读取0xE0.01万 => 0x0.0004万
读取0xE0.03万 => 0x0万
读取0xE0.05万 => 0x0万
读取0xE0.06万 => 0x0.0001万F
读取0xE0.07万 => 0x0.0009万
写入0x40.03万
写入0x40.0501万
写入0x4.0046万A
读取0xE0.16万 => 0x0.0002万
读取0xF0.16万 => 0x0.0002万

您还需要我们来尝试其他什么？

Bjorn，

您正在使用什么FPGA？ 您的SYSREF率是多少？ 在对ADC进行重置和编程之前，您是否提供了设备时钟和SYSREF？ 您是否可以尝试使用附件中的以下寄存器写入？

此致，

Jim

e2e.ti.com/.../6215.Low-Level-ADS54J42_5F00_LMF_5F00_4211.cfg</s>4211.

答：我们使用的是带有Xilinx的Zynq 7030设备的PicoZed SoC模块。

答：在我开始设置寄存器之前，先打开SYSREF和时钟，然后以宽限期应用复位。

答：SYSREF = 1.5625MHz，从与CLKIN相同的时钟提取

CLKIN = 400MHz

按以下方式使用上述序列时(已应用400MHz时钟)：
我不认为国际法协会的结果有任何重大差异。
由于我们不相信ILA的内容是正确的，我们没有尝试将ADC与实际模拟数据读数结合使用，因为我们需要信任ADC才能检查接收FPGA模块...

问：ADC为什么认为它有29条通道？是否有逻辑解释？

问：如果是，为什么通道编号为0x01，0x00，0x1c，0x02？

root@wistom2017-petalinux：~# jesd.sh 3.2764万.0 a
poke 0x4123万 0   # set syncd low
poke 0x43c001d0 0x40 #开始以1.5625MHz生成SYSREF
编辑：睡眠1
Poke 0x4122万 3.
Poke 0x4122万 7#   将ADC上的复位引脚设置为高
睡眠1
Poke 0x4122万 3#   将ADC上的重置引脚设置为低电平
睡眠1
poke 0x43c001d0 0x43#准备我们的内部FPGA代码
睡眠1
#您建议的顺序：
写入0x0.0081万
写入0x0.118万
写入0x0.592万
写入0x40.0468万
写入0x40.03万
写入0x60F701
写入0x60.0001万
写入0x60万
写入0x4.0046万A
写入0x40.03万
写入0x60.1602万
写入0x60.174万
写入0x60.17万
写入0x40.0469万
写入0x40.03万
写入0x60.0104万
写入0x60.008万
写入0x6.0061万F
#激活FPGA代码
poke 0x43c001d0 0x50
poke 0x43c0.011万 0x1.0037万F0
Poke 0x43c0.011万 0x1.0037万F3
Poke 0x43c0.011万 0x1.0037万F1
poke 0x4.123亿# set syncd high

root@wistom2017-petalinux：~# jesd.sh /dev/spiLevel.Read 3.2764万.0
写入0x0.118万
读取0x80.54万 => 0x0万
读取0x80.2万 => 0x0万
读取0x80.21万 => 0x0万
读取0x80.26万 => 0x0万
读取0x80.59万 => 0x0.002万
读取0x80.39万 => 0x0000C0
读取0x803A00 => 0x0万
读取0x80.56万 => 0x0万
读取0x80.53万 => 0x0万
读取0x80.55万 => 0x0万
写入0x40.03万
写入0x40.0501万
写入0x40.0469万
读取0xE0万 => 0x0.008万
读取0xF0万 => 0x0.008万
读取0xE0.01万 => 0x0.0004万
读取0xE0.03万 => 0x0万
读取0xE0.05万 => 0x0万
读取0xE0.06万 => 0x0.0001万F
读取0xE0.07万 => 0x0.0009万
写入0x40.03万
写入0x40.0501万
写入0x4.0046万A
读取0xE0.16万 => 0x0.0002万
读取0xF0.16万 => 0x0.0002万
#从FPGA读取状态寄存器：
#通道0 ILA序列：
poke 0x43c001fc 0 | peek 0x43c001fc => 0x1c1万
poke 0x43c001fc 1 | peek 0x43c001fc => 0x1.2011万f00
poke 0x43c001fc 2 | peek 0x43c001fc => 0x0080c0cf
poke 0x43c001fc 3| peek 0x43c001fc => 0x0000bc00
#通道1 ILA序列：
poke 0x43c001fc 4| peek 0x43c001fc => 0x1c0万
poke 0x43c001fc 5| peek 0x43c001fc => 0x1.2011万f00
poke 0x43c001fc 6| peek 0x43c001fc => 0x0080c0cf
poke 0x43c001fc 7| peek 0x43c001fc => 0x0000a200
#通道2 ILA序列：
poke 0x43c001fc 8| peek 0x43c001fc => 0x1c1c0000
poke 0x43c001fc 9| peek 0x43c001fc => 0x1.2011万f00
poke 0x43c001fc 10 | peek 0x43c001fc => 0x0080c0cf
poke 0x43c001fc 11| peek 0x43c001fc => 0x0000ba00
# Lane 3 ILA序列：
poke 0x43c001fc 12| peek 0x43c001fc => 0x1c2万
poke 0x43c001fc 13 | peek 0x43c001fc => 0x1.2011万f00
poke 0x43c001fc 14 | peek 0x43c001fc => 0x0080c0cf
poke 0x43c001fc 15| peek 0x43c001fc => 0x0000a400

Bjorn，

您为ILA捕获的数据未显示9C (Q)值。 请参阅附件。 您是否有可能从另一帧中捕获数据？ 这应该来自第二个多帧，并且应该从1C开始，然后是9C。 所示数据来自与ADS54J42相同系列的ADS54J60。

此致，

Jim

您在"Lane X ILA序列"中看到的是捕获的14字节ILA配置数据，即Q字符后面的内容。
在FPGA内存中存储同步字符没有用处。 我们只存储交错部分，即14个ILAS字节。

我将尝试详细说明使用通道0作为示例的字节数：

#通道0 ILA序列：

                                      读取数据    与读取数据对应的国际法协会字节编号  
poke 0x43c001fc 0 | peek 0x43c001fc => 0x1c1万      03 02 01 00
poke 0x43c001fc 1 | peek 0x43c001fc => 0x1.2011万f00      07 06 05 04
poke 0x43c001fc 2 | peek 0x43c001fc => 0x0080c0CF   11 10 09 08    
poke 0x43c001fc 3| peek 0x43c001fc => 0x0000bc00   xx xx 13 12.

1C不是ILA字节参数。 第四个二进制八位数(03字节)是通道数-1，我们将其记录为3。 我已使用ADS54J42EVM捕获了ILA数据，并获得了以下信息：

通道0：0，0，1，3，0， 1F，1，D，2F，20， 80，0，0，43

所有其他通道都有不同的ID和校验和。 据我所能判断，除了校验和之外，数据都是正确的。 该值应为前12个参数的总和，然后是mod 256。 我无法理解为什么我们看到0号车道的43号。 我正在与设计团队就此进行核实。

此致，

Jim

真的很奇怪。

我再次使用断屑槽捕获了ILAS序列：

我还创建了一个脚本，用于提取ILAS字段(对于值为-1的字段，给予+1补偿)：

DID：0 BID：0 ADJCNT：0 Lid：1 PHADJ：0 ADJDIR：0 L：29 SCR：0 F：1 K：32 M：2 N：19 CS：0 NP：16子类：6 S：1 JESDV：6 CF：0 HD：1预留：0预留：0 FCHK：188
DID：0 BID：0 ADJCNT：0 Lid：0 PHADJ：0 ADJDIR：0 L：29 SCR：0 F：1 K：32 M：2 N：19 CS：0 NP：16子类：6 S：1 JESDV：6 CF：0 HD：1预留：0预留：0 FCHK：162
DID：0 BID：0 ADJCNT：0 Lid：28 PHADJ：0 ADJDIR：0 L：29 SCR：0 F：1 K：32 M：2 N：19 CS：0 NP：16子类：6 S：1 JESDV：6 CF：0 HD：1预留：0预留：0 FCHK：186
DID：0 BID：0 ADJCNT：0 Lid：2 PHADJ：0 ADJDIR：0 L：29 SCR：0 F：1 K：32 M：2 N：19 CS：0 NP：16子类：6 S：1 JESDV：6 CF：0 HD：1预留：0预留：0 FCHK：164

这里我觉得很奇怪，np值小于N (或者我只是解释了含义)，subclass=6，JESDV=6，L=29和lid=28。

请您也将我们奇怪的ILAS转发给设计团队，并询问他们是否知道发生了什么情况？

我希望我们没有收到您的反馈，因为您正在等待反馈？

任何方式。 我想强调我们期望的ILAS数据之间的差异：

DID：0 BID：0 ADJCNT：0 Lid：0 PHADJ：0 ADJDIR：0 L：(4-1=3)  SCR： 0 F： (1-1=0) K：(32-1=31) M： (2-1=1) N： (16-1=15) CS： 0 NP： (16-1=15)子类：  0：0 (保留：0：0：0：0：1 D：0：0   
DID：0 BID：0 ADJCNT：0 Lid：1 PHADJ：0 ADJDIR：0 L：(4-1=3)  SCR： 0 F： (1-1=0) K：(32-1=31) M： (2-1=1) N： (16-1=15) CS： 0 NP： (16-1=15)子类：  0：0 (保留：0：0：0：0：1 D：0：0   
DID：0 BID：0 ADJCNT：0 Lid：2 PHADJ：0 ADJDIR：0 L：(4-1=3)  SCR： 0 F： (1-1=0) K：(32-1=31) M： (2-1=1) N： (16-1=15) CS： 0 NP： (16-1=15)子类：  0：0 (保留：0：0：0：0：1 D：0：0   
DID：0 BID：0 ADJCNT：0 Lid：3 PHADJ：0 ADJDIR：0 L：(4-1=3)  SCR： 0 F： (1-1=0) K：(32-1=31) M： (2-1=1) N： (16-1=15) CS： 0 NP： (16-1=15)子类：  0：0 (保留：0：0：0：0：1 D：0：0   

与我们实际获得的错误值(标为红色)相比较：

DID：0 BID：0 ADJCNT：0 Lid：1  PHADJ：0 ADJDIR：0 L： (29-1=28) SCR：0 F：(1-1=0) K：(32-1=31) M：(2-1=1) N：(19-1=18) CS：0 NP：(16-1=15)子类：0：0保留：0 (CHK-6= 0) 0：0：0：0：0：0 (0：0：0：0：0：0：0：0：0：0：0：0
DID：0 BID：0 ADJCNT：0 Lid：0  PHADJ：0 ADJDIR：0 L： (29-1=28) SCR：0 F： (1-1=0) K： (32-1=31) M： (2-1=1) N： (19-1=18) CS：0 NP： (16-1=15)子类：0 ：0保留：0 (CHK-6=0) 0：0：0：0：0：0：0：0：0：0：0：0
DID：0 BID：0 ADJCNT：0 Lid：28 PHADJ：0 ADJDIR：0 L：(29-1=28) SCR：0 F： (1-1=0) K： (32-1=31) M： (2-1=1) N： (19-1=18) CS：0 NP： (16-1=15)子类：0 ：0保留：0：0 (CHK-6= 0) 0：0：0：0：0：0：0：0 (0：0：0：0：0：0：0：0：0：0
DID：0 BID：0 ADJCNT：0 Lid：2  PHADJ：0 ADJDIR：0 L： (29-1=28) SCR：0 F： (1-1=0) K： (32-1=31) M： (2-1=1) N： (19-1=18) CS：0 NP： (16-1=15)子类：0 ：0保留：0：0 (CHK-6= 0) 0：0：0：0：0：0：0：0：0：0 (保留：0：0：0：0：F：0：0：0：0：0：0：0：0：0

使用的初始化顺序是您指定的顺序。

请指出您正在等待反馈，或尝试以其他方式了解我们方面的错误。

我们不想再用另一个ADC重新设计电路板，因为它不能启动和运行，从而导致了额外成本和上市时间的损失，但我们正在接近这一决策。
您是否有来自TI的任何其他ADC选项可替代此选项？

编辑：我们已发送一个电路板进行ADC更换，以排除由于在电路板制动过程中可能出现的问题而导致芯片故障的情况。 只是确定。

 

Bjorn，

我正在等待来自设计团队的人员来查看此数据是否存在任何可能已损坏的情况。 同时，我的固件开发团队正在创建一个版本，允许我监控Xilinx KCU105开发板上的ILA数据。 您使用的是哪个Xilinx主板？ 您是否有机会将您的项目文件发送给我，以便我可以在我们的硬件上复制您的测试？ 我们还 可以在KC705，VC707和ZC706上试用。

此致，

Jim  

好的。 听起来不错。

我们运行在一个带有Avnet SOM模块PicoZed 7030 (AES-Z7PZ-7Z030-SOM-I-G)的专有主板上，该模块安装了Xilinx Zynq (XC7Z030-1SBG485)，即专有主板上的标准模块。
在主板上，时钟由Analog Devices的AD9518-4合成。

我们将在本周结束时收到一个评估套件，其中包括ADS54J42EVM和TSW14J56EVM，以尝试重复您的操作，并能够将控制信号与芯片进行比较。
也许您有一个我们应该用来测试此评估设置的设计？

你得不到我们的文件是没有用处的,因为它们不适合任何你可以利用的板我担心.

我们热切期待您的结果和反馈。

Bjorn，

我们有一个在TSW14J56EVM上运行的特殊版本软件，它允许您捕获ILA数据。 这是我在过去的一篇文章中所做的和发送给你们的。 根据我发送给您的信息，这就是我认为此部件没有问题的原因。

此致，

Jim

您可以将评估套件的安装文件发送给我吗？这些文件附在此处，以PM的形式发送给我，或者发送给我的公司电子邮件地址，我认为您以前就有过这样的地址？
我在以前的论坛帖子中找不到。

我希望，并且认为，这不是设备本身，而是我们做得不对的事情。 在寄存器中，按启动行为的顺序，例如应用时钟的时间和方式或其他信号。 也许我们遇到了一些新的未知关系... 这就是我希望通过使用相同设置比较我们设计和评估板上的引脚的物理启动行为来找到的结果...

此致
Björn

今天我们收到了TSW14J56电路板，昨天收到了ADS54J42EVM电路板。
遗憾的是，在将USB3电缆连接到PC时，没有任何USB连接迹象。
我已按照文档中编号的Follow-Me指令，以管理员身份安装了两个必需的评估程序。
我曾尝试使用两根不同的USB3电缆将电缆连接到三台不同的计算机，但没有一台计算机能够识别USB设备已连接。
我认为评估板上的USB端口无法正常工作:o(.

因此，我希望能够快速比较启动行为并在另一个板上测试我们的序列，但这不会实现...

我应该打开一个有关此问题的新网络案例，还是你有任何技巧，我可以尝试... 我非常熟悉Cypress FX3电路，因为我最近参与了一个使用此电路的项目。

Bjorn，

您的PC上运行的是哪个版本的Windows？ 您必须以系统管理员的身份安装HSDC Pro GUI，并以系统管理员的身份运行exe。 尝试一下。

此致，

Jim

我在计算机上运行Windows 10。
我尝试将主板连接到Windows 7和Linux主板，希望至少看到其中一个上弹出了不受支持的USB设备。
我使用dmesg在Linux中什么也不会看到，在Windows 10或Windows 7的设备管理器中也不会看到任何内容...

我可以在下周测试将主板连接到FX3开发环境，看看我是否可以在编程模式下连接到Cypress。 它的行为方式与未编程和未引导时相同。

我已经检查了所有跳线，它们似乎都在默认位置，并且测量来自USB连接器的5V电压。

从现在开始，我一直不在办公室，但如果您有任何进展，我将能够与我们最初有问题的专有主板进行远程合作。

Bjorn，

连接 到TSW14J56EVM的电源提供的电流是多少？ 接通电源后，所有电源状态LED指示灯(蓝色)是否都亮起？ 以下是用户指南中的内容。 设备管理器中是否显示此信息？

此致，

Jim

对于TSW14J5x，.exe文件会在软件安装过程中安装Cypress USB 3.0 驱动程序。 USB

名为"Cypress FX3 USB Streamerexample"的3.0 驱动程序应位于硬件中

“Device Manager (设备管理器)”，如图6所示。

一