[参考译文] TVP5158：温度低于-30摄氏度时出现视频伪影

您是否正在使用TVP的工业温度范围变体？

蓝屏测试是一个很好的测试，但您能否通过设置亮度和色度值来扩展测试，以便在每个位上都有强制转换，即亮度= 0，色度= 255，然后亮度= 255，色度= 0， 和其他单位转换，例如luma = 192，chroma = 64，因此MSB切换。 我只是想确保这不是过渡BITS的系统级问题。

巴西，

Steve

您好，Steve，

很抱歉没有及时回复。 我的公司切换了电子邮件，所以我没有收到通知！

我们仍在调查此问题。 我们正在使用零件的工业温度范围变体。 我会在收到luma / chroma结果后立即发布视频。

我们提出了一些新的看法。

1)如果所有4个输入都由同一来源(使用缓冲分离器)供电，则问题更严重，更频繁。

2)在我们的主板上，模拟电源(1.1V和3.3V)和数字电源(1.1V和3.3V)连接到同一电源。 我们之所以这样做，是因为数据表为每个产品提供了相同的容差，并且没有对VDDA指定更严格/更清洁的要求。 这是否可能导致模拟电路初始化出现问题？ 我们的3.3V和1.1V PDN符合数据表中的要求，但高频事件可能会导致ADC或PLL问题？

我们注意到，我们之前使用的开发套件之一是VDDA和VDD由铁氧体磁珠隔离，而单独的功率岛具有其自身的去耦合。 您能否提供有关如何在内部使用VDDA导轨的详细信息？

如果您有任何疑问，请告诉我！ 感谢您的帮助！

Jason

过滤模拟电源总是更好，但我认为这不是问题所在。 容差不是模拟电源的问题，而是噪音注入的问题。 数字电源上的任何噪音都可能馈入模拟域。

仔细查看上面的第二幅图像，您可以看到大图像偏移。 这对我来说意味着，真正的问题是计时，可能是设置/保持违规将数字数据输送到下游处理器。

您能否依次捕获目标处理器上的时钟与每个数字数据引脚的视觉图表，并确保根据目标要求有足够的设置和保持裕度？

巴西，

Steve

您好，Steve，

感谢您的快速响应！ 我们将着手绘制眼图。

对于这将如何解释一些原始观察结果，我仍然有点困惑：

1)内部生成的蓝色同步测试模式丢失看起来正常，但外部模式生成器中相同的蓝色看起来不好。
2)在像素交错模式下，我希望所有通道都同样糟糕。 我们发现这种行为主要发生在4个信道中的一个信道上。
3)将主板加热到室温不能解决问题，除非我们重置芯片。

再次感谢！

Jason

Jason，
我不确定您还在使用什么或如何配置TVP，所以只需猜测可能性。 目标与TVP不同步可能会导致大班次，其中一种可能是设置/保持违规。

关于像素交叉存取，每个通道都嵌入了自己的同步代码，因此如果接收设备没有重新同步每条线路，则可能是由于同步代码中的瞬时故障导致接收通道不同步。

再次重新预热，如果接收处理器不能持续同步到数字视频流，那么一旦脱离步骤，它将保持这种状态。

我们已经看到许多处理器假定一旦锁定视频，就会出现固定的帧大小，并且永远不会重新同步。 这是不好的，因为源是模拟流，视频可能会进入和退出锁定状态，导致在TVP重新锁定时发送的线路数和/或线路长度跳转。

并不是说这是问题所在，但设置/保持仍需验证，以确保系统的一般稳定性。

您是否可以在不重启TVP的情况下重置目标处理器或强制目标尝试重新开始查找视频？

巴西，
Steve

您好，Steve，

我们仅根据第一篇文章修改设置。 因此，对默认设置没有进行太多的更改。 这些是我看到的导致问题的原因：

AVD_OUT CTRL_1 = 0x60

AVD_OUT CTRL_2 = 0x17

POWER_CTRL = 0xF0

output_form_CTRL_1 = 0x04

output_form_CTRL_2 = 0x44

OFM_MODE_CTRL = 0x25

我们能够在故障状态(此次连接的视频)期间重置目标设备，而无需更改TVP或其设置。 在多次重置后，它仍然以相同的方式失败。 我已将5158中所有4个内核的寄存器转储连接到了。 一个通道2失败，另一个通道4失败。 我做了一个比较，在登记簿中没有明显的差异。

我们正在用跳线来安装一个板，尝试捕捉眼睛。 这有点困难，因为大多数设计都是盲孔，埋着的通孔。 希望很快就能取得一些成果。

下一项测试是尝试使用TVP中的某些单个核心设置。 看看是否有办法使情况更糟或导致任何变化。

谢谢！

Jason

e2e.ti.com/.../cold_5F00_failure.mp4e2e.ti.com/.../tvp5158_5F00_cahnnel_5F00_4_5F00_fail.txte2e.ti.com/.../tvp5158_5F00_channel_5F00_2_5F00_fail.txt</s>5158

Jason，

此视频剪辑似乎没有上图所示的图像滑片。 不确定这是否告诉了我们任何事情或不诚实。

在视频剪辑中，您可以看到滚动伪影。 是否向所有模拟输入提供相同的视频信号，或者它们是否不同？ 如果将相同的视频传输到所有频道，是否会发生滚动。 (仅信息收集)

对于您之前执行的强制蓝屏测试，我假设您只强制一个信道进入蓝屏，而其余信道则保持启用状态？

巴西，

Steve

您好，Steve，

正确，图像打滑仅随机发生。 尚未真正注意到一种模式。

在视频的情况下，我们在所有4个输入上发送所有相同的模式。 通过同一模式生成器和缓冲分离器。

我相信，先前出现的同步丢失的蓝色测试模式行为是在所有信道上发生的，而不仅仅是失败的信道。 我从未想过只提取一个输入，因为我在源位置切换而不是在缓冲区。 我将只提取单个输入来重新执行测试。

再次感谢！

Jason

您好，Steve，

我们再次失败，只删除了行为不端的源，而让其他源处于活动状态。 我很惊讶地看到同步模式(已附加)的蓝色丢失仍然出现故障。 我们正在进行一些SI模拟，以查看FPGA的接收端是否存在问题。 我们还有一张卡片被调好了，用来尝试过滤输入导轨。

我们对为什么4个交错通道中只有1个通道进入这种状态仍有些困惑。 TI是否有任何其他文档描述如何派生交错输出的时间？ 即，单个信道是否可以具有不同的计时行为。

再次感谢！

Jason

Jason，

如果您可以访问TVP和FPGA之间的时钟信号轨迹，您可以尝试稍微加载它。 (我称之为手指测试)。 尝试触摸引脚或暴露的轨迹，添加少量电容。 如果这对显示的图像有任何影响(使图像更糟或更好，甚至只是更改任何内容)，那么您很可能会出现计时违规。

我无法评论为什么它似乎只影响一个通道，因为有许多因素可以正确解读数据。

你在蓝屏上看到这一点让我觉得它与模拟前端没有任何关系，所以我认为过滤模拟电源不会有任何影响。

巴西，

Steve

您好，Steve，

故障仅发生在-30摄氏度以下。 零件/轨迹不是很容易接触到。 所以，我们要把一张卡片调好，把信号调出来。  

我们在TVP5158的寄存器组中进行了寻道，并通过反转时钟极性(寄存器 B2h的OUT CLK_Pol_Sel)使问题“消失”。 这似乎是您怀疑的输出定时问题。 但是，当我们查看设计时，它表明我们在该接口上有足够的空间。 也许我们误解了数据表？

我的同事现在正在键入我们认为数据表意味着什么，他将在这里稍作发布。   

希望您能澄清我们对它的理解！

再次感谢您的帮助！

Jason

您好，Steve，

只是想确保我们正确解释数据表以计算设置/保持页边距。

在5.8 AC计时中，它显示数据在下降边缘上更新，并且应在RX端的上升边缘上计时(我们会这样做)

RX的最坏情况设置时间(忽略电路板倾斜)应为~2.6 ns ((108 MHz x 45 % ，最坏情况占空比)–1.5 ns (最大T5))

但是，图3-11显示像素交错计时意味着数据在下降边缘有效，在上升边缘过渡。

即，我们的FPGA应在108 MHz时钟的下降边缘上计时，而不是上升，我们只需要关注保持时间违规(最小T5为0.22 ns)

RX是否打算 在108 MHz时钟的上升或下降边缘进行时钟计时？

谢谢！

约旦

约旦

Figure 3-11试图显示信道之间的数据关系，而不是与时钟的关系。 活动时钟边缘取决于配置。

此处的关键点是存在活动边线，即导致数据更改的边线。 所有计时都应从该边缘计算。 建议使用对边捕获数据是一项一般性建议，它尝试确保设置时间有效。

现在，数据表中似乎缺少的是输出保持时间。 使用最小数据有效时间和最大上升/下降时间结束时意味着负保持时间，我认为这不是真的。

我认为，假设保留时间为0ns，最大数据有效时间为1.5ns，应该是安全的。 在108MHz时，标称周期为9.26ns，半循环时间为4.63ns。 减去2.6ns设置时间，假期2.03ns。 如果您使用骑车边进行捕获，使用下降边进行触发，则减去1.5ns的最大数据有效时间，仅留下约500ps的边距。 这假定时钟和数据长度偏差为零。

作品中的另一个扳手是时钟实际上会有一些抖动，因为时钟是从传入的视频中衍生出来的。 这也会使您的利润吃喝玩乐。

如果在FPGA设计中可能，您可以在数据输入上实例化缓冲区，以延迟与时钟相关的数据，并使用下降边缘捕获数据(或反转TVP时钟并使用上升边缘)。 基本上，使用与您配置的启动时相同的时钟边缘进行捕获，但延迟数据以确保保持时间。

您还应该在计时限制中添加几个100ps的clock_incertaint确定 性。

遗憾的是，缺少数据保留时间是计算计时的一个问题。

巴西，

Steve

您好，Steve，

关于时钟不确定度/抖动，这是否由数据表中108 MHz时钟规格的最小44至最大55 % 占空比捕获？

我们今天使用2个PCA进行了更多测试。
我们将它们从-40°C扫描到80°C，以了解正时如何随温度变化。
我们在寒冷天气下为它们提供动力，并在我们达到80C时让它们继续供电。

在一个屏幕上，视频在上升边缘(整个温度范围)工作，但在温度超过15C之前，反向时钟失败。

在另一种情况下，上升边缘出现故障，但倒时钟在整个温度范围内工作。 我们在热(80C)时重启芯片，然后它对上升和下降边缘时钟都起作用。

根据数据表，我看不出公差在以下情况下会如何累积：1个CCA出现反向时钟故障(假设它是保持时间违规)，另一个CCA出现上升边缘时钟故障(假设它是设置时间违规)？？

我正在研究如何配置CCA，以便在这些不同的故障条件下测量TVP5158的时钟/数据关系。

谢谢！

约旦

约旦
基本上，我不建议使用启动数据的时钟的相反边缘，因为启动边缘和捕获边缘之间的关系会因导致时钟抖动的任何因素而异。

如果您使用相同的边缘，则时钟与数据的关系将被固定(将随温度/电压变化等而变化...非常轻微，但将具有确定性，并且应与数据表匹配)，但不会依赖于视频源抖动等因素...

目前，我建议查看来自TVP的时钟和数据引脚，因为您应该能够轻松访问它们。 这将指示TVP造成的差异程度。 然后，您的FPGA工具应允许您进行补偿，以确保正确的设置保持时间(set_input_delay等...以考虑跟踪长度和标称TVP时钟数据偏移，以及时钟不确定度，以补偿温度下的数据偏移)

巴西，
Steve

您好，Steve，

我们增加了动态调整FPGA时钟偏差的功能，而不是确定5158引脚的范围(我们的系统嵌入并夹在2个带散热器的MCA之间)。

这样，我们就可以移动时钟并精确定位RX眼部的中心。

在室温下，正 是预期的上升沿计时(与发布相反) ，我们没有太多设置 裕度~2ns，但保持时间裕度~5ns。

当 我们降低温度时，正时会略微改变，但不 会显著改变~0.4 ns。

在遇到计时问题之前，我们会在冷态时重置5158，当视频出现故障时，眼睛会发生显著变化。  从5158中出来的时钟似乎是反转的。

这说明了为什么当我们将5158设置为反转其输出时钟时问题消失了。

 在冷态初始化时(低于-25C)，有什么原因会导致5158输出时钟间歇性反转？

我看到了反转~当时的20 %。

随着发布边缘从下降到上升，很难设置FPGA倾斜，因为我们需要找到一个适合下降和上升边缘的中点。

谢谢！

约旦

嗯...有趣。

我当然可以想象在温度上移动半个周期的倾斜，但不能随机地反转。 温度变化时，这将是一个缓慢的转变，正如您所说的那样，在很小程度上会有所变化。

您是否能够读回时钟设置，以查看这是否是寄存器编程问题，即时钟配置是否在良好和坏之间有所不同？

您是否在启动过程中写入包含时钟反转的寄存器？ I2C定时没有足够的余量，并且在低温时对时钟控制寄存器的写入会损坏吗？ 读回时钟控制寄存器应有助于检查。

前导边不应像这样随意反转。

巴西，

Steve

您好，Steve，

是的，我们写入时钟控制寄存器(子地址0xB2)，因为默认情况下该输出是禁用的。
其默认值为0x20。 我们在芯片配置过程中写入0x25，以启用Out_CLK_P (用于为数据计时)并打开视频输出端口。

我们在测试期间读取了此寄存器，即使是在时钟被反转的模式下，也始终如预期的0x25。

谢谢！

约旦

嗯。 我想不出有什么其他的理由来解释为什么这种情况会被颠倒。

我假设所有重置信号/计时都是需要的？ 您是否可以尝试在开机时让设备保持重置状态更长时间？

我唯一能想到的地方是水晶。 可能是振荡器需要更长时间才能稳定，或者在低温下不稳定。 许多年前，我们确实有一位客户遇到过高温问题(虽然不是在TVP产品上)，结果证明，这是他们的晶体实际上是问题的根本原因。 他们的症状是启动问题，但这些是启动时的问题，而不是像您的问题那样在重置后的问题。

巴西，
Steve

您好，Steve，

我在所附图像中冷态捕获了复位顺序(CH 1 -复位，CH 2 - I2C SCL，CH3 - 108 MHz输出时钟，CH4 -数据线)。

我不显示整个重置脉冲，但它的长度为25毫秒。  之后I2C总线上没有活动。

但是，在默认情况下禁用之前释放重置后，108 MHz上会出现~100us的突发。  这是否正常？

这种突发可能会导致FPGA PLL出现同步问题。  在故障条件下，TVP5158时钟/数据关系不会反转，因此我们的FPGA PLL在冷时间歇性初始化错误。

在初始化TVP5158并且108 MHz时钟正在运行之后，我们添加了FPGA的PLL重置。  这似乎是为了解决问题，我们将在周末循环进行确认。

约旦

约旦
我不知道破裂是否正常。

我想说，虽然重置的行为或PLL可能很棘手，但我原本希望重置操作较低以禁用输出， 但从示波器捕获来看，输出在复位时被驱动为高电压，然后在取消断言复位后的某个时间进入三态。

现在，通常，PLL的行为不稳定，直到其参考时钟源稳定，并应在参考稳定后重置。 这对TVP来说是正确的，即在释放RESET (重置)之前，确保晶体正在运行且稳定(我相信您正在这样做)， 但是，正如您在FPGA中发现的那样，您不应期望FPGA PLL在其参考稳定之前(即，在您配置并启用了TVP时钟输出之前)发挥作用。 它可能是FPGA PLL不喜欢108MHz突发(可能触发'假'锁定状态)，也可能是导致可转移性进入PLL的慢降速。

无论哪种方式，听起来都好像您找到了问题的根本原因:-)这是一个棘手的问题。

巴西，
Steve

Jason，

很高兴您有一个可靠的解决方案。

巴西，

Steve