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[参考译文] ADC34J45EVM：带Arria 10 SOC评估板

admin
Guru**** 1587505 points
Other Parts Discussed in Thread: ADC34J45, ADC34J45EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/605740/adc34j45evm-with-arria-10-soc-evaluation-board

部件号：ADC34J45EVM
主题中讨论的其他部件：ADC34J45， TSW14J56EVM，

您好，

我有ADC34J45评估板到Arria 10 SOC评估板的问题接口。

我尝试从ADC读取数据，但没有成功。

我的设计基于TSW14J56EVM的TI示例设计。

我使用Altera JESD204B IP内核来连接ADC。 我已根据ADC评估板更改了所有引脚。

我加载ADC评估板软件附带的默认128Mbps文件并进行更改。

我尝试了几种配置，但都不起作用。 按照Altera的建议，我们尝试了以下配置：

LMFS=4421

K=32

N=14

N'=16

控制位=2

信道速率= 2560Mbps

Sysref = 8MHz

设备时钟=256MHz

子类0

 

我已附加ADC配置文件。 ADC34J45EVM配置文件：

e2e.ti.com/.../LMFS_5F00_4421_5F00_K_5F00_32_5F00_SubClass_5F00_0_5F00_cfg.cfg

我还在JESD204B内核上附上了Altera SignalTap的屏幕截图。

RX_SYNC_n是ADC的Sync~

正如您在下面的屏幕截图中所注意到的，我们看到以下行为：

 

  1. 重置时，所有数据均为“0”，同步~为“1”
  2. PLL锁定JESD204B后，启动GCS进程，该进程以“0xBC”数据成功结束。
  3. DATA_VALid正在上升。
  4. SYNC~降下以声明同步。
  5. 一段时间后，ILAS进程正在启动，但失败…
  6. 然后Sync~(同步)返回到HIGH (高)并停止

 SignalTap屏幕截图：

 

您可以注意到，在下面的屏幕截图中，我们得到了0x1C字符，但存在错误。

放大dev_sync_n的下边缘：

首先，我需要了解配置是否正常。

如果可以，请告知如何解决此问题。

谢谢！

跑了

  • 0
    TI__Guru**** 1587505 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    跑步，

    根据您的LMK设置，它与128Msps的情况相同。  ADC设置稍有不同，因为默认配置全部为0。  请将所有ADC寄存器设置为0作为初始测试。  这将与TSW14J56的设置相匹配，我们知道这些设置效果很好。

    如果您使用标准配置(所有0)配置ADC，则也尝试使用 与HSDC Pro中TSW14J56revD的ADC34J4x_LMF_442.ini文件中相同的JESD设置配置Megacore IP块。  这将是一个良好的起点，因为这两种组合效果良好。  希望从已知的主板和配置组合开始，将会对您有所帮助。  您是否已经使用TSW14J56 EVM尝试过标准配置？

    在支持Altera FPGA和IP方面，我们的容量有限，您必须与IP供应商合作。

    肯尼亚

  • 0
    TI__Guru**** 1587505 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    跑了

    您是否还可以配置Megacore IP，使其与我们拥有的HSDC Pro的INI文件匹配？ 即： 这似乎工作正常-请注意K=10，我知道数据表显示K=9，但K=10而K=9正常工作。 我们需要向Altera澄清这一点。 另请注意，此EVM上的同步极性反转。

    肯尼亚

    JESD IP Core_CS=2
    JESD IP Core_F=2
    JESD IP Core_HD=0
    JESD IP Core_K=10
    JESD IP Core_L=4
    JESD IP Core_M=4
    JESD IP Core_N=14
    JESD IP Core_nTotal=16
    JESD IP Core_S=1
    JESD IP Core_SCR=0
    JESD IP Core_Tailbits=0
    JESD IP Core_LaneSync=1
    JESD IP Core_subclass=1
    JESD IP Core_JESDV=1

    MIF Config= 0.611G至3.5G：RX：RX_PMA_x10

    织物PLL计数器= 1.0G至3.5G：0x8.0808万
    反转同步极性= 1
  • 0
    TI__Guru**** 1587505 points
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    您好，Ken：

    感谢您的支持。
    我首先检查一下。
    我还试图将K更改为32。 在ADC GUI中，我可以在Altera IP中将其最大值设置为31和32。
    所有这个问题都与-1混淆了，我不知道需要什么。
    K=10应该在ADC或FPGA上？
    我应该为FPGA设置什么K值，为ADC设置什么？

    对于Sync~，我们在FPGA中使用了转换器。 我们可以在ADC GUI上设置极性吗？

    谢谢！
    跑了
  • 0
    TI__Guru**** 1587505 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    跑步，

    将ADC设置为全部0，这是HSDC Pro，TSW14J56和ADC EVM的默认测试条件。 然后按照上一个POST中的步骤配置巨型存储器IP。 请记住，同步将被反转。 通常，SYNC LOW表示CGS请求，在这种情况下，它被反转。 只需将FPGA同步请求中的此反转至ADC EVM即可。

    -1总是令人困惑，它在软件程序员和标准之间具有某种差异。 K=1-32，表示在某些情况下设置为0-31。

    您是否有TSW14J56？ 这始终是一个很好的开始之处，因为我们可以在设置中快速尝试，看看它们是否有效。 如果为了进行健全性检查而快速退纸，您始终可以恢复到工作模式。

    肯尼亚
  • 0
    TI__Guru**** 1587505 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Ken：

    不幸的是，我没有TSW14J56。
    我将按照您的建议尝试注册，并向您提供最新信息。
  • 0
    TI__Guru**** 1587505 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Ken：

    这并没有帮助我们取得同样的结果。
    您能否告诉我们我们我们目前的状态是什么？
    我们是否通过了GCS状态？
    我们是否处于ILAS状态？
    是基准时钟问题/计时问题还是参数问题？
    从哪里开始寻找？
  • 0
    TI__Guru**** 1587505 points
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    您好，Ken：

    这并没有帮助我们取得同样的结果。
    您能否告诉我们我们我们目前的状态是什么？
    我们是否通过了GCS状态？
    我们是否处于ILAS状态？
    是基准时钟问题/计时问题还是参数问题？
    从哪里开始寻找？
  • 0
    TI__Guru**** 1587505 points
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    跑步，

    当您获得xBC字符时，您似乎正在通过CGS。 下一步是ILAS，当您取消确认同步时，您应该能够监控ILAS的4个多帧。 每个多帧都将由R=K 28.0 和28.3 字符括起来。 请参阅此博客文章并查看您是否获得此序列。 如果没有，则您不会进入ILAS。
    e2e.ti.com/.../jesd204b-how-to-bring-up-your-link


    另请查看此系列的JESD204B博客。 这些可能有助于阐明总体协议。
    e2e.ti.com/.../JESD204B+series

    肯尼亚