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部件号：ADS54J54EVM 线程中讨论的其他部件： LMK0.4828万， ADS54J54
我正在通过FMC连接器将ADS54j54evm连接到Xilinx FPGA评估板。 我在测试ADC时观察到一些奇怪的行为。 下面是背景：
- 我正在使用500MSPS的采样速率和两个通道。 LMFS=8411
- 我可以在 两个通道之间接收测试模式(递增模式或交替模式)，没有问题。
- 然后，我将10 MHz，0 dBm正弦波输入ADC并观察FPGA内部的输出。 FPGA在设计中有一个Xilinx JESD204b内核来进行解码。 表示输入信号的第13：6位的上部通道看起来不错。 位为5：0的较低通道是随机数据。 这不是一个好信号-- FPGA解码在该通道上显示错误。
- 如果我更改正弦波的频率或振幅，则好的信道也会变差。 恢复的唯一方法是断言与ADC的“同步”，然后一个MSB信道会恢复。
此时，我陷入困境，无法找出问题的根源。 这可能是FPGA中的一个问题，但目前很难确定，我可以使用一些指导。 下面是我尝试的一些其他步骤，这些步骤将会很有帮助。
- 我已经在我们自己的硬件上复制了这种确切的行为，在同一电路板上有相同的ADC和FPGA。 这样就排除了硬件问题。
- 我尝试在EVM上使用连续的和基于脉冲的SYSREF，这两者没有任何区别。
- 我将硬件的配置更改为使用单通道。 在这种情况下，该通道工作大约1000个时钟周期，然后是错误的随机数据。
如有任何帮助，我们将不胜感激。 如果您需要更多信息，请联系我。
因为我一直在努力。 (摘自维基百科，但自从1993年开始使用8b/10b编码接口以来，我一直在使用这种特殊的多项式接口。) 数据表中提到的其他三个多项式也是'行业标准'，可能是同一Wikipedia页面上列出的相同多项式，但我没有确认。 通常有几种不同的多项式可用于模式的每一长度，但其中一种通常是最常用的实现。