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[参考译文] ADS7841-Q1：DCLK要求

admin
Guru**** 670150 points
Other Parts Discussed in Thread: ADS7818
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/613215/ads7841-q1-requirement-for-dclk

部件号：ADS7841-Q1
在“线程：ADS7818”中讨论的其它部件

你(们)好

从表VII中可以看到数据表显示DCLK高/低时间为150ns (min)

DCLK是否有任何其他约束？ (例如占空比)

1.您是否有最长DCLK 高/低时间？

2.是否能够在150毫秒高时间和1秒低时间应用DCLK？

3.是否有最低DCLK速率(最慢速率)的规格？

BestRegards

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    TI__Guru**** 670150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    NA，

    我们正在调查您的请求，并将很快回复您。

    此致，
  • 0
    TI__Guru**** 670150 points
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    您好，

    >>> DCLK是否存在其他约束？ (例如占空比)
    虽然没有关于占空比的规格，但通常也指定了占空比介于40 60 % 之间的类似设备。

    >>> 1. 您是否有DCLK高/低时间的最长时间？
    数据表未指定DCLK高/低时间的最大值。 在数据表的图8中，显示了调整DCLK频率以匹配转换率与保持最大可能时钟频率(fclk =2MHz)并减少每秒转换次数的效果。 通过保持最大可能的时钟频率，可以显著节省电源(假设自动断电模式处于活动状态)。 您是否知道最低转化率(fsample-min)应用需要什么？ 如果您想使用采样率来缩放时钟，请使用数据表中显示的此指导原则(fclk = 16 x fsample)。

    >>> 2. 它是否能够在150毫秒高时间和1秒低时间应用DCLK？

    虽然没有关于占空比的规格，但通常也指定了占空比介于40 60 % 之间的类似设备。 将占空比保持在可接受的范围内是很好的。

    >>> 3. 是否有最低DCLK速率(最慢速率)的规格？
    与上面的答复1相同。

    谢谢！
    Vishy
  • 0
    TI__Guru**** 670150 points
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    您好，Vishi

    感谢您的回复。

    您能否告诉我们以下问题？

    - fclk是否代表DCLK？

    >您是否知道应用程序的最低转化率(fsample-min)是多少？
    是的。 我想知道最慢的DCLK时间。

    例如 ，ads7818的时钟周期定义为125nsec到5000nsec。

    我想以同样的方式了解ads7841Q1的信息。


    BestRegards

  • 0
    TI__Guru**** 670150 points
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    您好，

    >>> fclk代表DCLK吗？
    fclk表示DCLK的频率

    >>>您是否知道最低转化率(fsample-min)的应用需求？
    >>是的。 我想知道最慢的DCLK时间。
    我将在内部检查是否有任何其他可用信息。 数据表使用公式fclk = fsample x 16来确定要使用的DCLK频率。 仅当您要使用转换率调整时钟频率时，才使用此指导。 否则，正如我之前所说，当fclk =2MHz时，您可以获得最佳的节能效果

    谢谢！
    Vishy
  • 0
    TI__Guru**** 670150 points
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    您好，Vishi

    感谢您的合作。
    我将等待结果。

    至于采样频率，我认识到Fsample可以使用独立于DCLK的CS进行控制。
    (这就是为什么可以获得fclk=2MHz的图，如图8。

    我的理解是否正确？

    图8的特性是否适用于VCC=Vref=5V？


    BestRegards

  • 0
    TI__Guru**** 670150 points
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    您好，

    >>>至于采样频率，我知道Fsample可以通过独立于DCLK的CS进行控制。
    (这就是为什么可以获得fclk=2MHz的图，如图8。
    我的理解是否正确？

    是的，您的理解是正确的。

    谢谢！
    Vishy
  • 0
    TI__Guru**** 670150 points
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    您好，Vishi

    感谢您的回复。



    抱歉，我添加了以下问题。 这怎么样？ 您有信息吗？
    >图8的特性是否适用于VCC=Vref=5V？

    我也期待了解有关最慢DCLK的更多信息。


    BestRegards

  • 0
    TI__Guru**** 670150 points
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    您好，
    图8特性适用于VCC = 2.7V和VREF = 2.5V
    我仍在检查最慢的DCLK。 请多给我几天时间。
    谢谢！
    Vishy

  • 0
    TI__Guru**** 670150 points
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    您好，
    我看到数据表使用最小采样率12.5kHz (fsample = 12.5kHz)来指定静态电流(第4页，第5页)。 使用公式fclk = 16 x fsample，则转换为200kHz的fclk。 这意味着最慢的DCLK周期为5000ns。
    谢谢！
    Vishy
  • 0
    TI__Guru**** 670150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Vishi

    感谢您的回复。

    抱歉，我还不清楚以下内容。

    关于最小采样率，我们将看到fsample = 1KHz是图8中最低的。
    因此，fclk可以使用fclk=16xfsample将其引导为16KHz，并且它可以引导62usec DCLK周期。
    62usec不是最慢的吗？

    BestRegards
  • 0
    TI__Guru**** 670150 points
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    您好，
    >>62usec不是最慢的吗？
    有人。 但我不明白为何当时的1kHz不是用来指定静态电流，而是12.5kHz。 我比较保守。
    谢谢！
    Vishy