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[参考译文] DAC3174:DAC3174

Guru**** 1555250 points
Other Parts Discussed in Thread: DAC3174, DAC3171, ADS54RF63
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/616599/dac3174-dac3174

部件号:DAC3174
主题中讨论的其他部件:LMK0.32万,, DAC3171ADS54RF63

我正在使用150MSPS的DAC 3174。 时钟由LMK0.32万提供。 生成的频率为30 MHz。 我没有使用同步和对齐信号。 他们就像它一样。 在编程寄存器中,我也在禁用SYNC。 但问题是有时DAC输出是干净 的,有时是振荡的。 我也监控了数据。 数据正在正常传输

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    您好,

    如果您不使用SYNC和ALIGN输入,则FIFO仍必须具有FIFO两端的初始化事件。  初始硬件重置后,FIFO可以通过软件同步进行初始化,称为sif_sync。   设置SYNC_ONonly的寄存器位,这意味着不需要对齐输入,并且使用同步信号重置FIFO的两端。   然后将sif_sync_ena设置为一个,sif_sync仍设置为零。   然后在另一个SPI写入中将sif_sync设置为1。  这会对同步信号进行从低到高的内部转换,用于初始化FIFO的两端。  在我看来,从您所描述的内容来看,这似乎是最可能的问题。

    此致,

    Richard P.

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    您好,Richard

    根据您的建议
    我正在写这些登记册。
    地址:00-06ed
    01-601e
    02-603e
    03-0c00。

    我在同步和统一时遇到了一个错误,我将它连接到LMK0.32万,它只能提供时钟信号。
    现在,如果不使用SYNC和allign,我需要放置任何硬件跳线。
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    您好,

    您是否真的是指地址x02数据x603E在地址x01数据x601e之后?   应该是地址x01获取x601e,然后是地址x01获取x603e。    不写入地址x02。

    此致,

    Richard P.

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    您好,Richard

    抱歉出现错误。 它

    地址:00-06ed
    01-601e
    01-603e
    03-0c00。


    现在的问题是寄存器只能正常工作。 然后是问题。 我是否必须进行任何硬件更改?

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    您好,

    我不知道您的硬件是什么样子的,因此我不知道您是否需要进行任何更改。  但是,既然您提到设备有时运行正常,有时运行不正常,那么设备初始化时可能会出现错误。 在配置设备之前,您是否对其应用了重置脉冲?  您对SPI寄存器的整套编程是什么?

    此致,

    Richard P.

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    尊敬的先生

                  我在配置前给出重置脉冲。 对于SPI写入,我只写入这些寄存器。

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    您好,

    如果不检查,可能会导致间歇性行为,例如检查DACCLK是否具有足够的振幅*,如果没有像EVM上那样进行交流耦合,则检查*共模。   或者可能 不符合数据表6.8 部分中列出的计时要求。  您是如何得出地址0x3的值0x0C00的?    数据必须符合DATACLK的设置和保留时间,虽然 我不知道FPGA中数据的计时SPI寄存器可能是0x0C00刚刚好-但您是如何得出该值的?  该值为数据总线两部分(datadlya和datadlyb)的延迟字段输入000。 但clkdlya为011,clkdlyb为000。   我希望你会希望这是另一种方式。  字段clkdlyb实际上是设置DATACLK延迟的字段。   字段clkdlya设置同步输入的延迟。  (与DAC3174数据表相比,DAC3171数据表在图68中有更好的图表。)   在哪一个字段是数据时钟的正确字段这种混淆的原因是,在双总线模式下,总线A的时钟过去是同步输入。   而总线B的时钟过去被称为DATACLK,  因此- clkdlya是同步的延迟,而clkdlyb是DATACLK的延迟。  您可能需要为Config3设置0x0030。

    此致,

    Richard P.

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    Richard
    数据表显示Dataclk和Data应遵循DDR概念,但第35页显示其处于14位模式的上升边缘。 在频谱上的功率非常干净,但过了一段时间,它看起来就像渗水。 我检查了LMK0.32万输出,它已正确锁定。 我不认为这可能是时间问题。
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    Richard
    对于Device 3171,软件同步对14位数据或仅7位DDR数据有效。 ??
    我想,我缺少一些设置。 如果问题得到解决,我也可以将同一设备用于更高的条件。
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    您好,

    第35页,共哪些数据表?  必须是DAC3171数据表。   您在发布时说您正在使用DAC3174。  

    用于DAC3174 (双通道操作) 14位数据总线在通道A和通道B之间共享。  在14位模式下,通道A的采样锁定在DATACLK的一个边缘上,通道B的采样锁定在DATACLK DDR时尚的另一个边缘上。    可以选择将14位数据总线拆分为两个7位总线,其中一组7位用于DDR方式的通道A, 另一个7位,但用于通道B。  在此模式下,一半样本锁定在上升沿,一半样本锁定在下降沿。      无论哪种方式,输入闩锁都将锁定ring边缘上的所有数据位和下降边缘上的所有数据位,输入闩锁后,多路复用器将根据14位模式或7位模式将正确的位转向通道A或B。   *如果*不使用sif_sync,则需要使用SYNC输入来重置FIFO中的FIFO指针,而不管操作模式如何。

    如果您使用的是DAC3171 (1通道DAC),则会为通道B锁定的数据不会用于任何内容。  因此,对于14位模式下的此设备,感兴趣的数据只会锁定在上升沿。  (设备仍在内部锁定数据的下降边缘,但不会移动到任何位置。)   但是,如果您在7位总线模式下使用DAC3171,则数据将锁定在该通道的这7个输入上的上升和下降边缘上-上升和下降边缘上有一半样本。    除非使用sif_sync,否则仍需要SYNC来重置FIFO指针。   

    输入闩锁只需始终锁定两侧的所有数据位。   根据7位或14位操作模式,多路复用器会将哪些位用于通道A,哪些用于通道B进行排序。 然后,两个通道的样本将进入FIFO, 这将需要某种类型的同步事件,无论是SYNC输入PIN还是sif_sync。     如果使用单通道DAC,则进入通道B的位就不再重要, 因此,您不必担心在14b模式下DATACLK的下降边缘上有什么数据,也不必费心在 7位模式下驱动未使用的7个输入。   但是,无论在7b或14b模式下,1通道或2通道设备之间的FIFO操作没有什么不同。

    此致,

    Richard P.

    此致,

    Richard P.

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    您好,Richard

                        问题解决了。 实际上这是某种排序问题。 AD9959驱动LK0.32万,LK0.32万驱动DAC。 我在一次射门中给他们所有的人发出了控制指令。 我提供了顺序,问题得到了解决。 现在我面临的唯一问题是1 KHz时相位噪声略有变化。 它持续波动5 dBc

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    您好,

    感谢您告知我们。  我很高兴问题得到解决

    此致,

    Richard P.

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    Richard
    感谢您在此DAC和ADS54RF63期间提供的支持。 由于您的支持,ADC在具有几乎数据表SNR的定制电路板上以550MSPS的速率工作。

    我想问你,我想在5 MHz带宽下以120 MHz的频率生成啁啾信号,所以DAC时钟将在480 MHz左右,你建议使用相同的DAC还是我应该为下一个项目升级。 正如我所观察到的,DAC3171的光谱纯度非常好
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    您好,

    我很高兴该系统能为您提供良好的服务。  对于您描述的信号,DAC3171是一个不错的选择。 如果它对您很有用,我会继续使用它。  如果您以后需要更高的采样率或更高的位分辨率 ,那么我们当时还提供了其它DAC。  DAC3171系列的创建就是我们可以定义的一种DAC,它适用于不需要较复杂的DAC具有的许多数字功能(例如插值或NCO和混频器)的应用, 等等  。但如果DAC3171满足您的需求,那么我认为它将是最简单的设备。

    此致,

    Richard P.

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    您好,Richard

    感谢您的建议
    此致
    维卡。