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部件号：ADC128S052 大家好，
根据数据表，SCLK占空比需要在40 % 和60 % 之间。
如果SPI连接到8位UC，则8个时钟后将暂停，如下所示：
是否允许这样做？ADC是否能可靠地工作？
谢谢，此致，
汉斯
大家好，
根据数据表，SCLK占空比需要在40 % 和60 % 之间。
如果SPI连接到8位UC，则8个时钟后将暂停，如下所示：
是否允许这样做？ADC是否能可靠地工作？
谢谢，此致，
汉斯
汉斯，
SCLK用于访问设备中的数据以及转换过程的时钟源。 8位传输之间的暂停会增加总转换时间，因此最好尽可能地将此时间保持在最小。 请参阅下面的ADC128S052串行定时。
tconvert是转换时间= 13SCLK周期(最大)。
为了达到规定的性能，DS建议最小时钟频率为3.2MHz，因此最大转换时间(13SCLKS)约为4US。 超过此样品和保持电容器的下垂，可能会降低转换结果。 注：该器件的最小工作频率可达0.8MHz SCLK，因此最大转换时间为13 x 1.25 =16.25us。
在您的情况下，总转换时间是串行时钟频率和8位传输之间的暂停时间的函数。 确保总转换时间在上述限制范围内。
谢谢！
Vishy
>>>因此，如果我使用2 x 3.2MHz = 6.4MHz SCLK，结果为2µs，那么我可以在这两个之间有一个2µs暂停？
是，限制为2us或更少，因此总转换时间规格为4US或更少。
>>>但我们违反了最大占空比...
这方面有两种规格(请参阅下面的DS代码片段)
我了解最低SCLK高/低时间规格非常重要，需要满足DIN/DOUT设置和保持时间规格。 请参阅DS的6.7 部分。 40 60 % 的SCLK占空比主要用作指定SCLK高时间/低时间规格的替代方法。
对于SCLK =6.4MHz， 您应满足62.5ns的最小Tch和TCL。 这可确保DIN/DOUT传输无问题。
谢谢！
Vishy
