• 状态 Resolved
  • 已锁定 已锁定
  • 回复 2 回复
  • 订户 1 订户
  • 视图 224 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS1675：ADS1675 - 32MHz时钟

admin
Guru**** 2560390 points
Other Parts Discussed in Thread: ADS1675

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/615577/ads1675-ads1675---32mhz-clock

部件号：ADS1675

大家好，

读取ADS1675 I的数据表时，上升/下降时间为1ns。  我找不到能够处理上升/下降时间的振荡器。  有人可以提出建议吗？

在参考设计上，有一个clk信号通过OR-Gate从FPGA进入ADS1675。  但是，该OR-Gate也不能处理上升/下降时间。

有人能帮我吗？

谢谢！

Brian

  • 0
    TI__Guru**** 2560390 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Brian，

    感谢您的提问。 我现在正在为您研究此事，一旦有了解释，我将立即提供。

    我不能立即确定为什么在文本中提到"1ns上升时间"，但这不是您必须满足的必要规范。 鉴于它包含在设备概述部分中，应将其解释为实现最佳性能的更多指导原则。

    您可以很好地指出，EVM上的OR-gate也不支持此建议-我没有很好的解释为何选择此设计。

    此致，
  • 0
    TI__Guru**** 2560390 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Brian -建议的1ns上升/下降时间来自主时钟的占空比要求。 为了满足最大时钟频率(32MHz)的47 % 最小占空比，上升/下降时间必须保持在<1ns。 对于较慢的时钟频率，可以容忍较长的上升/下降时间。

    如果不符合此规范，设备仍将工作。 正如我前面提到的，时钟越精确，设备的性能就越好，特别是在主时钟直接控制调制器中的采样定时的情况下。 因此，将时钟边缘的锋利和抖动保持在最低水平至关重要。

    此致，