[参考译文] ADC31JB68：当同步度低时，K 28.5 数据并非总是在通电后发送

您好，Andrew，

我正在研究这个问题，不久将与您联系。

您是否正在使用ADC31JB68EVM？ 您能否提供正在写入ADC的寄存器设置？

此致，

丹

我们不使用评估板，这是我们自己的定制设计。

所有寄存器值均默认为开机。

你好，Andrew

您能否提供以下信息？

• ADC CLKIN频率
• ADC SYSREF状态/频率。 ADC SYSREF是活动的还是静态的？
• FPGA SYSREF频率
• FPGA CLK频率

加载并启用FPGA IP时，ADC是否稳定且正在计时？

根据我的经验，在启用FPGA IP之前，最好先准备好ADC JESD204B接口。

此致，

Jim B

我们打算最终在500米处运行此程序，但我在调试期间降低了时钟速度。

- ADC CLKIN = 100m

- sysref是静态的，未使用

FPGA Rx中使用的频率为100M和25M

在调试过程中，主板通电，然后使用JTAG从PC配置FPGA。 在FPGA配置之前和之后，驱动以下引脚的方式相同：

－syncdb-=1.6V

- syncdb+=0.2V

- CLKIN-= 100m

- CLKIN+= 100m

因此，ADC应在采样其串行数据之前运行。

我还注意到，如果车道在通电后未发送K 28.5 ，则如果选择了K 28.5 测试模式，则车道也不会发送此数据。

我怀疑此问题可能是由于Xilinx GTP IP在启动时未正确构建串行数据的帧引起的。 它有一个称为RXSLIDE的可选引脚，可让接收器执行手动对齐。 我将尝试推动此操作，看看我是否可以获得正确的数据以显示。

滑动功能可以改善情况，但仍无法提供一种在所有车道上始终都能看到K 28.5 的解决方案。

你好，Andrew

我不确定是什么原因导致了您遇到的问题。

您能否共享所有ADC相关电路的原理图，以便我查看该信息？

您是否可以使用Xilinx JESD204B IP来查看FPGA RX通道上的信号质量(数据眼)？

此致，

Jim B

ADC原理图如上所示。 我们有4个ADC连接到Xilinx FPGA中的两个4通道GTP IP。

我们有第二个(相同)板，其表现似乎正确。 第一块主板上的问题似乎是由于FPGA配置造成的。 首次加载图像后，GTP IP不会断言任何已完成重置输出。 第二次加载后，IP会复位，但K 28.5 值不确定。

我将尝试从FPGA提取眼图信息。

你好，Andrew

我看不出原理图上有什么明显的错误。 我对GND_CHN至GND星形点连接器的位置有疑问吗？ 需要这样做，以便JESD204B数据总线不会通过GND平面之间的任何间隙进行路由。

如果您在一个板上看到良好的结果，并且良好通道和坏通道似乎从FPGA配置更改为配置，那么我将研究故障板上FPGA的电源导轨。 我遇到过电源电压水平不正确或噪音导致与您所遇到的症状类似的问题。 我首先从特定于用于相关ADC的收发器的电源总线开始。

此致，

Jim B

感谢您提供信息。 当我回到调试第二块板时，我会记住这一切，希望能够提供一些反馈。

初始化过程中，Xilinx IP似乎出现了问题。 IP需要在初始化和重置期间运行时钟。

数字范围出现了另一个问题。 输入到Vin+和Vin-时有正弦波，峰值约为1.6V +/- 0.1V。 数字范围约为0900至F700。
但是，当正弦波幅度增加得多，超过0.1V时，数字输出完全为假。

你好，Andrew

您能否提供显示两种情况下导出的ADC数据的文本文件？

如果您超出全幅，我预计会看到大幅失真增加，但如果信号仍低于全幅限制，则不应出现这种情况。

此致，

Jim B

我有以下数据的转储。 忽略FFFFFF交替列。 输入为1 MHz正弦波(我们在200米处采样)。

这适用于大约1.6V +/- 0.1V的输入：

这是当输入增加约10 % 时：

你好，Andrew
我不确定是什么导致了数据输出的变化，因为您增加了输入振幅。
我建议使用Ramp Test Pattern (滚动测试模式)(参见JESD_CTRL2)来确认正确的数据传输和后处理。 如果没有问题，您可以继续调试引起失真的其他可能原因。
此致，
Jim B

我已将ADC的两个通道置于斜坡测试模式，并且可以看到正在生成和处理的正确的全尺寸数字范围。

问题似乎出在模拟捕获。 您是否对从何处开始查找有任何建议？

ADC引脚上的电压和信号看起来都正确。 我们不会驱动sysref输入，默认情况下会禁用门。

如果将miso配置为充当溢出，它永远不会被驱动到高水平。

你好，Andrew

我仍在尝试提出一个关于正在发生的事情的理论。

对于看似有效的数据采集，您认为信号电平为1.6V +/- 0.1V。

在变压器的50欧姆输入时，电压为1.6V的峰值到峰值吗？ 或ADC输入端的1.6V峰间差？ 还是其他？

您能否确认时钟频率为200 MHz且CLKDIV = 1？

我注意到使用的不平衡变压器的额定运行频率仅为4.5 MHz至3000 MHz。 您是否可以尝试将频率提高到10或20 MHz以查看行为是否发生变化？

此致，

Jim B

我正在测量ADC上针脚处的电压。 大约电压为：

VCM = 1.6V

VIN+/VIN-=以1.6V为中心的正弦波，峰值为1.5V和1.7V，即正弦波幅度为0.1V，偏移为1.6V。

时钟频率为200米，OM2寄存器保留为默认值。

将频率更改为10M不会改变行为。

我一直在查看同步脉冲低电平后高字节通道上接收到的数据。 将看到ILA序列，然后是采样数据。 这对于前几个样本来说似乎是正确的(可以是几到几百个之间的任何部分)。 然后数据变为假数据。 我尝试了高达1V的正弦波峰到峰值，初始数据似乎正常。

经过进一步的分析，我发现通过将采样率降低到100m，这种行为似乎是正确的，我可以持续获得完整的数字范围。

你好，Andrew
鉴于ADC数据在200MSPS的斜坡测试模式下看起来是正确的，但仅在100MSPS时才正确捕获，我想知道当存在模拟输入时，在更高时钟速率下电源是否有任何问题。
您是否可以在斜坡测试模式下以及在无输入且输入较大的情况下正常运行时测量所有电源上的直流电压和纹波？
在不同的条件下(配置前，配置后，链路以1 Gb/秒的速度运行，链路以2 Gb/秒的速度运行，测试模式和实际ADC信号等)，验证FPGA电源是否都在规格范围内也是值得的
此致，
Jim B

我研究了ADC和FPGA的电源轨上的电压。 为了将噪声和波纹降到最低，我使用实验室直流电源为主板供电，这也使我能够监控电流。
在ADC和FPGA，信号看起来都很合理，当应用较大的模拟输入或采样速率发生变化时，我看不到它们之间有任何明显的差异。
我注意到当1.7 脱离断电模式时，ADC 1.8 V轨下降到1.75 V。 稳压器仍在供应1.8 V，因此当消耗额外电流时，压降将是穿过隔离铁氧体的压降。
为了排除稳压器无法为ADC提供足够的电流，我将其隔离并直接从PSU驱动1.8 V导轨。 我依次对所有ADC电源轨重复此操作。
这仍然不会改变200米处高电压的故障模式。

最新调查结果摘要：

 

1. 我已经探测了FPGA所有插槽的电源轨。 在所有条件下都是正确的。
2. 我没有尝试过通过数字链路发送数据的加扰选项，因为FPGA中的解码器不支持加扰，因此，如果没有大量额外的设计工作，就很难进行评估。
3. 我附上了两组波形，显示V+(黄色)和V-(蓝色)引脚上的信号。 第一个波形信号提供合理的转换，第二个则不提供。 VCM在两个电压中均为稳定的1.56V。 差分信号之间存在相位和振幅不平衡。 这是否是问题的原因。 如果相位和/或振幅失衡超过特定值，IE将拒绝信号。 顺便提一下，我们的输入波形是一个单端源，ADC的输入网络与数据表图67中所示完全相同。

谢谢Andrew
我正在查看您提供的最新数据和PCB布局。
此致，
Jim B

我已经根据100m采样率和1M输入正弦波做了一些进一步的分析：

1)产生大约1/16数字范围的输入振幅持续工作。

2)产生约1/8数字范围的输入振幅会为几个样本(<100)生成正确的数据，然后转寄。

3)产生约1/4数字范围的输入振幅正常工作约20秒，然后才会变为杂散。

4)产生约1/2数字范围的输入振幅在变为杂散之前可正常工作数分钟。

5)产生近似全数字范围的输入振幅会为几个样本(<100)生成正确的数据，然后产生假性。

在所有情况下，K 28.5 (xBC)代码始终在数据中显示，然后才会变为假性。

你好，Andrew

ADC31JB68执行定期对齐字符插入，以符合JESD204B规范。 在您的案例中，禁用加扰，因此将遵循不加扰的字符替换规则。 以下是描述基本规则的标准摘录：

由于您在接收实现中未使用JESD204B IP，因此此字符插入可能会导致问题。

尝试设置寄存器0x61h的位4 (JESD_CTRL2)。 这将禁用对齐字符插入。

注意，此寄存器只能在JESD_EN=0时更改，因此在进行更改后，您需要通过设置JESD_EN=1重新启用JESD204B块。

请告诉我，这一变化是否会对上述行为产生任何影响。

此致，

Jim B