大家好，我正在使用TI的ADS1675设计一款产品，并在数据表中指出，此IC的转换时钟需要具有等于AVdd的振幅，AVdd通常为5V (在此设计中将为5V)。 由于这是一个精确的应用程序，我们需要超低抖动时钟，当我研究这些部件时，所有部件的可用电压均为3.3Vdd或更低。 大多数具有5V输出的时钟源都是具有不可接受的不良抖动的传统设备。
对于超低抖动5V时钟源，TI建议使用什么？ 只要我能找到具有超低注入抖动的逻辑电平转换器，我就会很乐意使用它...尽管许多电平转换器没有指定用于此数量，因此很难找到一个。 是否有任何可靠的建议？
感谢阅读，
Graham
您好Graham：
感谢您对我们的ADS1675的关注，请原谅我的延迟。
您是否已了解ADS1675REF设计中使用的时钟电路？ 我们在使用FPGA PLL之后使用电平转换器来生成ADS1675时钟输入。 这将扩大您可以选择的晶体振荡器的范围。
ADS1675REF时钟输入：
您可以承受的最大时钟抖动实际上取决于最大输入信号频率和所需的SNR。 对于 Δ-Σ ADC，在仅考虑时钟抖动的情况下，最佳SNR可通过以下方法估算：
SNR =20*LOC(2*PI*FAN*tJITTER)+ 10*LOC(OSR)
使用您要在系统中测量的最高输入信号频率，并将SNR设置为等于ADC的典型SNR规格。 OSR (过采样比率)将由DRATE设置决定。这将近似在SNR降级到低于典型性能规格之前ADC可承受的抖动程度。
此致，
