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部件号：ADC12J4000 你好
我们使用ADC12J4000，通过使用类似LMK048？的设备，使周期性SYSREF (关于2.56 ？？MHz)与DEVCLK (大约4Ghz)严格同步。
周期SYSREF是具有50 % 占空比的时钟。 我们不能更改占空比。在 SYSREF的'1'状态期间，期间数DECLK大于数据表中8个期间的最小值。
SYSREF是LMFC内部正时的子谐波。
在SYSREF捕获控制和状态中，SYSREF捕获正常(无脏)
SYSREF和LMFC之间的同步发生了什么变化？ ADC12J4000是否会因为在'1'状态SYSREF期间，这一个被捕获在 上升沿DEVCLK上，而在以下状态'1' SYSREF期间，这一个被捕获在另一上升沿DEVCLK上，而失去这种同步？ ADC12J4000能否从FPGA (通道JESD接收器)接收信号同步？
谢谢大家
