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[参考译文] ADC12J4000：永久重新同步

admin
Guru**** 2576215 points
Other Parts Discussed in Thread: ADC12J4000

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/626424/adc12j4000-permanent-resyncing

部件号：ADC12J4000
主题中讨论的其他部件：LMK0.4828万，

您好！

我的主板具有FPGA Kintex UltraScale，LMK0.4828万和ADC12J4000，在3 GHz旁路模式下运行(6Gbps线路速率)。 LMK为ADC提供3 GHz时钟，为Kintex GTH提供单个150 MHz时钟，为ADC和FPGA提供Sysref信号。 FPGA内部的JESD内核通过GTH计时。此配置已使用EVM+KCU105进行检查，工作正常。

我的董事会成功通过了ILA阶段。 接收到一定数量的数据(大约20-30个多帧和输入正弦信号在那里是完美的)，然后FPGA将同步降至低。 JESD内核在Rx_frame_error[]信号处未指示任何错误。 PRBS23 IBER测试也通过了，没有任何错误，并且眼睛开阔。

我尝试以同样的结果关注：

  • 更改多帧中的帧数；
  • 使用单Sysref和永久Sysref时钟
  • 更改ADC中的Sysref相位
  • 启用和禁用加扰器

它看起来像框架末尾的错误控制符号，但我不知道如何修复它

还有其他想法吗？ 谢谢你。

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    TI__Guru**** 2576215 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，Alexey

    如果PRBS23看起来良好，则问题可能不是由于信号完整性差造成的。

    您的JESD204B IP是否设置为自动执行校准字符检测和替换？

    在JESD204B标准(5.3 ．3.4 部分)中定义的特定条件下，ADC将自动在帧的末尾插入对齐监视字符(K字符)。 如果IP不期望这些可能导致问题的K字符并对其作出正确响应。

    此致，

    Jim B

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    TI__Guru**** 2576215 points
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    你好，Jim！

    我使用标准Xilinx JESD核心(Vivado 2015.3)。 所以，我希望它支持控制字符；)

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    TI__Guru**** 2576215 points
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    该问题是由差速器同步信号示意图不正确引起的。 我切换到了单端同步(也实施了)，问题消失了。
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    TI__Guru**** 2576215 points
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    你好，Alexey
    感谢您的最新消息和好消息。
    此致，
    Jim B