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[参考译文] ADS54J60EVM：设置行为不一致

admin
Guru**** 2577385 points
Other Parts Discussed in Thread: ADS54J60EVM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/623216/ads54j60evm-inconsistent-setup-behaviour

部件号：ADS54J60EVM
线程中讨论的其他部件： LMK0.4828万， TSW14J56EVM， TSW14J10EVM

我已将ADS54J60EVM板连接到Xilinx KCU105开发板。希望使用连接到J6的外部1GHz时钟。 我们希望在子类1中以8224格式运行JESD接口。

Xilinx JESD核心的设置与8224相匹配，K设置为16。 我相信线路速率将是每秒5Gbps，这意味着内核时钟需要是125MHz。 核心配置为使用参考时钟驱动核心时钟。 因此，我修改了LMK0.4828万设置文件，将FPGA时钟上的分频器设置为8。  

然后，我为ADC运行8224安装脚本，但结果会有所不同。 我正在使用ILA监控来自JESD_phy的通道输出。 有时我只得到0其他看起来像有效样本的值，但同步信号仍然较低，核心不满意。 我已使用ADS54Jxx GUI来强制重新同步，并且可以使BC模式出现，尽管并非总是在所有通道上。 我偶尔会获得同步，但不会重复。  

除了ADC偶尔会不响应外，我再也不能通过GUI更改内容。 这会影响主页或单个寄存器位。

我读过其他一些论坛，但似乎没有什么能完全涵盖我所看到的问题。

此致

Richard Hooper  

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    TI__Guru**** 2577385 points
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    您好，Richard：

    我只是在我们的应用程序工程师那里工作，您应该很快就会收到回复。

    此致，
    -Steve Wilson
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    TI__Guru**** 2577385 points
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    干杯，几分钟前我确实将其置于工作时看起来是同步的状态，但尚未成功重新创建。 标准行为似乎是：来自FPGA的同步线较低，但ADC在通道上抛出了看起来像样例的内容，而不是同步/对齐字符，因此在核心输出的Rx_tdata总线上不显示任何内容。
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    TI__Guru**** 2577385 points
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    Richard

    如果要将外部1GHz时钟发送到LMK，则必须在外部时钟模式下使用LMK设备。 您能否发送LMK输出时钟，sysref和SYNC选项卡的屏幕截图？ 必须设置某些设置，我认为您可能有一个设置错误。

    此致，

    Jim

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    TI__Guru**** 2577385 points
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    对于使用REFCLK驱动内核(125MHz)的情况。 SYSREF设置为3.125MHz。  

    我还尝试重新配置Xilinx内核，以使用单独的ref和glbl时钟。 为此，我将clkout 0 divide更改为4以驱动REFCLK 250MHz，并启用clkout8，其中有一个8的分频器，以提供glbl时钟。  

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    TI__Guru**** 2577385 points
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    Richard

    在LMK选项卡中用DCLK除以1时，必须将DCLK除法器设置为"Divider+DCC+HS"。 否则输出不稳定。 在我们的示例中，当使用非常相似的设置(请参阅附件)时，我们提供了一个核心时钟 ，即ADC采样速率/4 (在您的情况下为250MHz) 到KCU105。 您可能也想尝试一下。

    此致，

    Jim

    e2e.ti.com/.../7823.KCU105-HSDC-Pro-User_2700_s-Guide.pdf</s>2700

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    TI__Guru**** 2577385 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    有关Xilinx JESD204内核(pg066)的文献非常清楚，内核clk应该是线路速率的1/40。 我非常确定，对于我们的8224设置，线路速率为5Gbps，因此内核时钟应为125MHz。 REFCLK (为GT磁贴提供动力)可能是250MHz，正如我所说的，我尝试过这种方法，但也没有任何稳定的结果。

    您是否知道ADC为什么不响应？ 有时我可以使用GUI进行软件同步或强制使用ILA模式，但有时，写操作似乎没有任何内容，而已经设置的寄存器的回读也没有零，因此很难确认ADC正在使用什么设置 在这种状态下。
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    TI__Guru**** 2577385 points
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    Richard

    TI ADC和DAC EVM GUI附带的配置文件已设置为与一起操作

    基于Altera的TI TSW14J56EVM。 使用Xilinx时，这些文件将与TSW14J10EVM配合使用

    但是需要对LMK0.4828万寄存器的设置进行一些更改。 的固件

    Xilinx开发平台对REFCLK和核心时钟使用单独的时钟输入来提供最大值

    通过单个可编程设计，实现灵活性并支持所有线路速率和子类。 使用的Xilinx IP

    在中，在许多情况下，固件可由单个时钟驱动(请参阅的时钟部分)

    Xilinx IP产品指南)。

    REFCLK和核心时钟由以下车道速率条件决定：

    REFCLK =车道速率/ 10，当车道速率介于1 G和3.2 G之间时，核心时钟=车道速率/ 10

    REFCLK =车道速率/ 20和核心时钟=车道速率/ 40 (当车道速率介于3.2 G和之间时)

    10.3125 G 。这就是为什么我们的系统使用我提到的内核时钟设置，而您的则不同。

    GUI按钮不稳定，我建议不要使用它们。 使用提供的配置文件，创建您自己的配置文件，或仅使用低级寄存器读写选项。 您是否在样本时钟启动并运行后发出主板重置？ 您的电源能够为EVM提供多少电流？ 确保此电流至少为3A。 您是否像我在上一篇文章中提到的那样更改了DCLK分隔器设置？ 这是否有帮助？

    此致，

    Jim  

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    TI__Guru**** 2577385 points
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    很抱歉回复延迟，我今天早上将其设置为工作状态，不想在我查看其他方面时对事情进行摆弄。

    我已切换到使用250MHz REFCLK和150MHz glbl (核心)时钟。 因此，我在LMK上启用CLKout12。 我还切换了DCLK源。 我刚刚对所有设备进行了电源循环，使用这些设置似乎能够再次实现同步，尽管我必须对FPGA重新编程。 在我们的实际设计中，FPGA可以访问ADC和LMK的SPI线路，但出于某些原因，您不能将这些线路传递到评估板上的FMC连接器。 我将通过GUI设置时钟之前保持内核重置，希望这能给我一致的结果。

    当我有数据从ADC流出时，我尝试解决的一个问题是在Rx_tdata总线上对样本进行排序。 我们取得的结果不是我们所期望的。 我意识到这可能是我们需要用Xilinx来提出的问题，但考虑到每个通道的样本分组方式似乎是意料之外的，意味着发射器(ADC)也可能会做一些奇怪的事情。 我相信这都是为子类1模式设置的。 我让SYSREFClk在设备和FPGA上以3.125MHz永久运行。 K设置为16，我认为这使我们的LMFC时钟为15.625MHz。

    将256位Rx_tdata总线划分为16位段(从LSB开始)以下映射提供了真实的样本顺序。 在16位中，必须交换字节，但看看八位字节的打包方式，我认为这是可以预料的。

    样本A0 =第4节
    样本A1 =第6节
    样本A2 =第2节
    sampleA3 =第0节
    样本A4 =第5节
    样本A5 =第7节
    样本A6 =第3节
    样本A7 =第1节
    sampleB0 =第12节
    样本B1 =第14节
    sampleB2 =第10节
    sampleB3 =第8节
    样本B4 =第13节
    sampleB5 =第15节
    样本B6 =第11节
    样本B7 =第9节

    这是否意味着某些车架和/或车道校准功能不起作用，尽管在整个电源循环中似乎一致。 很难找到一个完整的8224设置示例，因此如果您有一个可用的示例可能会有所帮助。
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    TI__Guru**** 2577385 points
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    Richard

     您对此还有疑问吗？

    此致，

    Jim  

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    似乎没有人回答我最后一个问题，即哪些样本出现在哪些通道中

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    TI__Guru**** 2577385 points
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    Richard

    我们与TSW14J10EVM一起使用的Xilinx固件使用JESD204B Vita FMC规范来处理从Lane 0到Lane 7的示例，以确定哪些FMC引脚对应 于哪些通道。 由于ADS54J60EVM没有通过1:1路由这些通道来优化路由，因此数据将按不同的顺序进行处理，如所附文件所示。 希望这有所帮助。

    此致，

    Jim

    e2e.ti.com/.../8224-lane-mapping.docx

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    这很有帮助。 我对最后映射中的八位字节顺序感到惊讶。 我的经验是，MSB字节首先放在总线上，假设您正在从LSB填充Rx_tdata总线。