[参考译文] ADS127L01：DRDY行为和转换结果读取

您好Jan，

感谢您对ADS127L01的关注！

1. 所有四个ADC是否都运行在相同的CLK输入下？ 如果是，则应同步相应的/DRDY脉冲。 这意味着您的UP只需监控一个设备的/DRDY输出，即可知道所有四个设备的数据何时就绪。
2. /DRDY是一个有源-低信号，用于指示何时有新数据可用于在输出移位寄存器中读取。 它用于不具有连续运行SCLK的异步接口。
3. 如果起始引脚较低，则我不期望/DRDY为脉冲，因为ADC转换已停止。 相反，/DRDY将在起始pin变低时立即变为高，并且在数字滤波器重置和设置(TD (FLT)和TD (NDR))之前保持高。 请参见图85。 所有四个起始销是否都绑在一起？

请让我咨询数字设计师，了解为什么会出现这种情况。 出于好奇心，您能否判断哪个设备/DRDY引脚在启动低时实际发出脉冲？ 是全部四个，还是仅仅一个？

此致，

您好Ryan：

感谢您的回答。

1.是的，所有四个芯片都使用相同的8MHz CLK输入。 我会将此信息传递给我们的硬件部门。

2.我仍然不明白脉冲有什么好处。 我可以理解，当转换完成时，/DRDY信号是否会下降-我们可以将此信号用作微处理器的中断请求，但也可以使用脉冲-也许我们必须插入S-R闩锁？

3.所有ADC的行为方式相同： 从我上一个帖子中进行的测量是在OR门后面进行的，因此在下图中显示了ADC引脚处的START和/DRDY信号的行为(模拟/DRDY信号在ADS127L01引脚处测量，逻辑分析器的信号由OR门处理)：

谢谢

 Jan Nárovec

您好，

另一个发现：下图中的边缘几乎恰好距离16 µs：

在停用起动信号和读取结果之间添加魔术(*)延迟后，所有读数均正确。 此信息是否有所帮助？

*延迟的长度取决于是否使用RDATA命令：使用时，> 5 µs足够，不使用时需要> 12 µs。

 Jan Nárovec

您好Jan，

明白了，我现在觉得这个问题很清楚。

首先，关于同步，我应该说明，只有在所有四个设备共享起始引脚时，/DRDY脉冲才会同步。 然后，您可以脉冲启动引脚或发送启动命令以重置数字过滤器，并将转换同步到相同的时钟周期。 您可能已经在执行此操作。 如果您是，并且/DRDY脉冲也是同步的，那么您将不需要OR-GATE。

您能否确认所有四个起始针脚都低？ 同样，您是否可以探测所有四个/DRDY引脚，看看是一个设备还是多个设备在启动后发出/DRDY脉冲是低的？

/DRDY是一个低活性信号，当新数据准备就绪时，该信号会变为低电平。 但是，它显示为"脉冲"，因为它将被第一个SCLK下降边缘清除。 这意味着，一旦您开始读取数据，/DRDY将返回HIGH (高)，直到下一个样本准备就绪。 我认为您不需要锁定/DRDY的低状态；您只需要监控从高到低的过渡，以触发中断服务例程并收集数据。

我们的设计人员最初认为，该问题可能与START和/DRDY的下降边缘之间的时间有关。 但是，您的最新帖子展示了另一个示例，在该示例中，/DRDY在低电平一段时间后开始时处于低电平状态，并且在RDATA命令期间您仍然会再次看到/DRDY pulse low (/DRDY脉冲低电平)。 这对我来说仍然没有意义，我需要进一步研究。

您能否确认您正在使用示波器探测哪个设备/DRDY引脚？ 您提到模拟信号是在OR-Gate之前接收的。 我很好奇，如果所有四台设备都是这样，而开始时间较低。

在与我们的设计师交谈后，我会再次向您介绍最新情况。

此致，