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部件号：ADS62P49 我一直在努力通过FIFO获得可靠的前端DDR设计，该设计将从四个由通用PLL/时钟缓冲器驱动的独立ADS62P49 ADC接收数据。 我已使用提供的ADCoutput lane Clocks (BUFR)实现了DDR接口，其中IDELAYE和IDDR元素具有单独的lane Clocks (通道时钟)，它们为每个数据FIFO的写入端提供数据。 我使用了一个ADC信道时钟作为通用时钟来驱动BUFG，作为所有四个信道的FIFO读取侧时钟。
然而，尽管我相信我在IDDR上有很多设置并保持了Slack (在150MHz采样率下接近400PS)，但我发现FIFO存在奇怪的问题，而且通道间数据的一致性也会丢失。
TI是否有任何针对Xilinx的参考VHDL代码已成功用于测试四个ADS62P49转换器？ 我的方法可能是正确的，我的问题是由不正确的约束引起的，但我正在寻找任何类型的基准设计来验证我的方法。
谢谢！
Craig
